第6章时序逻辑电路的分析与设计综述.ppt

6.5 若干典型时序逻辑集成电路 ①工作原理 采用T触发器，触发器需要翻转时，T=1，否则T=0。 CE使能端 CE=1，T0=1 开始计数 CE=0，停止计数 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 ②典型集成电路——74LVC161 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 ②典型集成电路——74LVC161 引脚说明 时钟脉冲CP： 计数脉冲，也是触发器时钟脉冲； 异步清0 CR：CR=0， Q3Q2Q1Q0 = 0000，优先级最高，正常工作时CR=1； 并行置数使能PE：CP↑到达前=0，CP↑到达时Q3Q2Q1Q0 = D3D2D1D0 ， 实现预置功能，即在计数前给定一个初始值，次高优先级；同步预置； 数据输入端D3D2D1D0 ：并行输入的数据 ； 计数使能CEP和CET：当CEP·CET=1， CP↑到达时进行一次计数； 计数输出Q3Q2Q1Q0 ：4个触发器的Q端状态输出； 进位信号TC：只有当CET=1且Q3Q2Q1Q0 = 1111时，TC=1，表明下一个CP↑到达时将会有进位发生。 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 ②典型集成电路——74LVC161 电路说明( 以FF0为例 ) PE=0，2选1数据选择器左边与门打开 FF0的1D=D0，在CP↑到达时进行并行预置；即Q0 = D0 PE=1，2选1数据选择器右边与门打开FF0的1D=(CEP·CET)⊙Q0 ，计数功能； 即当CEP·CET=1，CP↑到达时进行一次翻转。 0 1 1 0 1 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 ②典型集成电路——74LVC161 时序要求 要求PE在CP↑到达前建立稳定的低电平，且要求并行输入数据D3D2D1D0在CP↑到达前稳定，其最短提前时间为建立时间tSU， 要求计数使能CEP和CET在CP↑到达前至少一个建立时间tSU内保持高电平，才能在CP↑到达时进行一次计数； 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 ②典型集成电路 74LVC161时序图 异步清0 同步并行置数 计数 保持 0 0 0 0 0 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 # 数 计 × × × × ↑ H H H H L 持 保 × × × × × L × H H # 持 保 × × × × × × L H H # D0 D1 D2 D3 D0 D1 D2 D3 ↑ × × L H L L L L L × × × × × × × × L TC Q0 Q1 Q2 Q3 D0 D1 D2 D3 CP CET CEP 进位 计 数 预置数据输入 时钟 使能 预置 清零 输 出 输 入 74LVC161逻辑功能表 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 例6.5.1 试用74LVC161构成模216的同步二进制计数器。 506 集成电路应用的关键是利用引脚作用进行连接，实现正确的功能。 计数：当CEP·CET=1， CP↑到达时进行一次计数； 进位信号TC：只有当CET=1且Q3Q2Q1Q0 = 1111时，TC=1。 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 Q3Q2Q1Q0 =1111，TC0=1， CET1=CEP1=1， CP↑IC0 、IC1计数1次； Q7Q6Q5Q4Q3Q2Q1Q0 TC0=1， CET1=CEP1=1 ，TC1=1， CET2=1，CEP2=1， CP↑ IC0 、IC1 、IC2计数1次； 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 6.5.2 计数器 6.5 若干典型时序逻辑集成电路 Q3Q2Q1Q0 =1111，TC0=1， Q11Q10Q9Q8 =1111，由于CET2=0，TC2=0， CP↑到IC0 、IC1计数1次，但IC3不计数； Q11Q10Q9Q8 Q7Q6Q5Q4 Q3Q2Q1Q0 =111111111111，TC0=1，TC1=1， TC2=1， CP↑ IC0 、IC1 、IC2 、IC3计数1次。 1 1 1 1 0 0 0 0 1