ch04.存储器.校验案例.pptx

计算机组成与系统结构 主讲：黄铝文 1 —— 第四章 存储器 第四章 存 储 器 2 4.1 概述 4.2 主存储器（存储器校验、提高访存速度的措施） 4.3 高速缓冲存储器 4.4 辅助存储器 重点、难点 重点：（4个） 海明码校验的原理，即检错纠错原理。 程序访问的局部性原理和主存--Cache层次结构的关系； 如何提高访存的速度； Cache的工作原理以及技术指标（命中率）。 3 难点 （3个） 单体多字存储、多体交叉存储系统； CPU访问Cache的工作过程； 不同的Cache—主存地址映象，直接影响主存地址字段的分配及替换策略。 4 重点、难点 5 六、存储器的校验 编码的纠错 、检错能力与编码的最小距离有关。 L — 编码的最小距离 D — 检测错误的位数 C — 纠正错误的位数 海明码是具有一位纠错能力的编码 4.2 1 . 编码的最小距离 任意两组合法代码之间 二进制位数 的 最少差异。 6 海明码的组成需增添 ？位检测位 检测位的位置 ？ 检测位的取值 ？ 2k ≥ n + k + 1 2i ( i = 0、1、2 、3 ……) 检测位的取值与该位所在的检测“小组” 中 承担的奇偶校验任务有关 组成海明码的三要素 4.2 2 . 海明码的组成 7 各检测位 Ci 所承担的检测小组为 gi 小组独占第 2i－1 位 gi 和 gj 小组共同占第 2i－1 + 2j－1 位 gi、gj 和 gl 小组共同占第 2i－1 + 2j－1 + 2l－1 位 C8 检测的 g4 小组包含第 8，9，10，11，12，13，14，… 4.2 8 例（P101）:求 0101 按 “偶校验” 配置的海明码 解： ∵ n =4 根据 2k ≥ n + k +1 得 k = 3 海明码排序如下: C1 C2 C4 0 ∴ 0101 的海明码为 0100101。 1 0 9 按配偶原则配置 0011 的海明码 C1 C2 C4 1 0 0 解： ∵ n = 4 根据 2k ≥ n + k + 1 取 k = 3 ∴ 0011 的海明码为 1000011。 练习1 4.2 10 3. 海明码的纠错过程 形成新的检测位 Pi 如增添 3 位 （k = 3） 新的检测位为 P4 P2 P1 以 k = 3 为例，Pi 的取值为 对于按 “偶校验” 配置的海明码 不出错时 P1= 0，P2 = 0，P4 = 0 C1 C2 C4 其位数与增添的检测位有关 4.2 11 无错 有错 有错 ∴　P4P2P1 = 110 第 6 位出错，可纠正为 0100101， 故要求传送的信息为 0101。 纠错过程如下 例4.5 解： 4.2 12 练习2 ∴ P4 P2 P1 = 100 第 4 位错，可不纠 配奇的海明码为 0101011 4.2 13 七、提高访存速度的措施 采用高速器件 双端口存储器系统 并行操作存储器，可以提高访问的速度，增加存储器的带宽 4.2 14 七、提高访存速度的措施 4.2 双端口存储器系统 如果双端口同一时刻内访问存储器同一内存单元时，便发生读写冲突。 判别逻辑电路可以决定对哪个端口优先进行操作，而对另一个被延迟读写的端口设置BUSY＃标志。 15 七、提高访存速度的措施 采用高速器件 调整主存结构 1. 单体多字系统 增加存储器的带宽 4.2 16 2. 多体并行系统 (1) 高位交叉 各个体并行工作 4.2 顺序存储器 17 假设8-bit的微机，16-bit的AB，现要16K×4位的存储器芯片组成64KB的主存，采用顺序方式的多体并行存储系统，每个模块的容量为16KB，则需要4个模块板组成该主存，每个模块板由2片16K×4位的存储器芯片组成，如图示。图中，访问内地址高2位为A15A14经地址译码产生选模块板的信号。如A15A14＝00时选中M0。 用A13～A0的14位地址作为M0的字地址，当访问内存地址为 0～16383时，访问的是M0模块。同理，当访问的内存地址在16384～32767时，访问的是M1模块。 18 (2) 低位交叉 交叉存储器 4.2 各个体轮流编址 19 低位交叉的特点 在不改变存取周期的前提下，增加存储器的带宽 4.2 启动存储体 0 启动存储体 1 启动存储体 2 启动存储体 3 20 举例 4.2 设存储器容量为32k字，字长为64b，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64b，总线传送周期t=50ns。问顺序存储器和交叉存储器