EDA技术实验指导书题材.doc

PAGE  PAGE 34 简单组合逻辑设计 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、熟悉Max+Plus II下简单的VHDL文本方式设计。 2、学习使用JTAG接口下载逻辑电路到CPLD并能调试到正常工作。 3、熟悉数字电路集成设计的过程。 三、实验原理 译码器是把输入的数码解出其对应的数码，例如：BCD至7段显示器执行的动作就是把一个四位的BCD码转换成7个码的输出，以便在7段显示器上显示这个十进制数。译码器有N个二进制选择线，那么最多可译码转换成2N个数据。当一个译码器有N条输入线及M条输出线时，则称为N×M的译码器。3×8译码器是依此而来。3×8译码器真值表如下表所示： A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0000001010011100101110111 四、实验内容 把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3×8译码器的工作状态。 五、实验要求 学习使用Max+Plus II的使用VHDL语言组成简单的数字逻辑电路。时钟响应 读取I/O口 数据判断 输出数值 输出 六、设计框图及原理图 首先判断使能端口EN状态，当其满足高电平时，判断三个输入端口A2、A1、A0的状态来决定输出，如使能端口为低电平则固定输出不受三个逻辑输入A2、A1、A0的影响，使能有效时按照三个输入状态来决定八个输出的状态。 七、实验电路连线与使用操作 A0、A1、A2：为独立扩展下载板上第53、47、46脚，内部已锁定，无需连线。 Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7：为独立扩展下载板上的第12、13、14、15、17、18、19、24??，内部已锁定，并已连接至“红色信号指示灯L1-8”的“L1~L8”。 EN：为使能输入信号脚，定义在独立扩展下载板上第68脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F12~F9中任意一个引线插孔，即高电平有效。 使用操作： 使用拨码开关SW6、SW7、SW8来实现三个数字状态的开关量输入A2、A1、A0，通过“红色信号指示灯L1-8”的“L1~L8”8个LED指示灯来观察Y0～Y7的译码输出变化。使能输入端口高电平有效。 八、波形仿真分析 输入信号： EN：使能信号高电平下工作，通过多功能复位按键F9～F12中任意一键来控制。 A2、A1、A0：三个数字状态输入端口，决定八个状态输出情况，由8位数字开关组SW6、SW7、SW8分别对应A2、A1、A0来实现对Y0至Y7的译码输出。 输出信号： Y0～Y7：8个状态输出，输出点亮红色指示灯组L1～L8。 波形结果分析： 当A2、A1、A0对应于：“100”时，Y（八位）输出，当输入信号跳变为“000”时Y（八位）输出。满足设计要求。 九、VHDL语言源程序 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY demo1 IS PORT (A : IN STD_LOGIC_VECTOR( 2 DOWNTO 0) ; EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 7 DOWNTO 0)) ; END demo1; ARCHITECTURE DEC_BEHAVE OF demo1 IS SIGNAL SEL : STD_LOGIC_VECTOR( 3 DOWNTO 0) ; BEGIN SEL(0) = EN ; SEL(1) = A(0) ; SEL(2) = A(1) ; SEL(3) = A(2) ; WITH SEL SELECT Y=WHEN 0001, 0000001