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FPGA论文设计.doc
基于FPGA设计
基于FPGA的
摘要：进入信息时代后，数字时钟以其简单明了，方便用户查看的特点广泛的被用户接受，并得到了很好的推广，电路设计中，基于FPGA 设计的电路简单、可靠性好。
关键字：数字时钟，FPGA，Verilog语言。
一 总体概述
总体说明：
通过 FPGA自有的脉冲频率对其进行分频，得到时间长度秒 ，通过设计 实现时钟（小时，分），闹钟，和整点报时的功能。也可以通过时间调整控制按钮调整FPGA的现有时钟，以及闹钟的设置。
二 总体框图
三 模块功能说明及主要代码
1、分频
计时 调制出时间单位秒
if(cnt2==28 cnt2=0;
else cnt2=cnt2+1;
数码管显示分频 使多个显示管能达到同时显示的视觉效果
if(cnt1==24d12499) cnt1=0;
else cnt1=cnt1+1;
2、数字显示管
利用三八译码器的原理显示八段译码管
case(count1)
2b00:begin disp=minute1;sl=4b1101; end
2b01:begin disp=minute0;sl=4b1110; end
2b10:begin disp=hour1;sl=4b0111; end
2b11:begin disp=hour0;sl=4b1011; end
endcase
case(disp)
4b0000:seg=7b1000000;
4b0001:seg=7b1111001;
4b0010:seg=7b0100100;
4b0011:seg=7b0110000;
4b0100:seg=7b0011001;
4b0101:seg=7b0010010;
4b0110:seg=7b0000010;
4b0111:seg=7b1111000;
4b1000:seg=7b0000000;
4b1001:seg=7b0010000;
endcase
计时
通过分逢60进1，小时逢24变0改变计数器的状态
if (second04b1001) second0=second0+4b1;
else
second0=4b0;
if (second14b0101) second1=second1+4b1;
else
second1=4b0;
if (minute04b1001) minute0=minute0+4b1;
else
minute0=4b0;
if (minute14b0101) minute1=minute1+4b1;
else
minute1=4b0;
if (hour12b10)
if (hour04b1001) hour0=hour0+4b1;
else
hour0=4b0;
hour1=hour1+2b1;
if (hour1==2b10)
if (hour04b0011) hour0=hour0+4b1;
else
hour0=4b0;
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