层次型IP核测试环单元的设计.pdfVIP

研究与开发 6 2DID~ 5 月 第四卷第5 期 圃翩翩酷 层次型 IP 核测试环单元的设计 贺Jl龙需加 〈桂林电子科技大学电子工程学院 桂林 541004) 摘 要:为了减少恩次型SoC 测试时间，实现父核与子核的并行测试，本文设计了一种的测试环岛生冗结构。该测试环单元通 过在内部增加一个…位的寄存祷，用来满足父核测试对子核的要求，解决层次到SoC 中父核与子核并行测试的冲突。利用 Verilog HDL 进行设计，在 Quartus II 下通过仿真验证.结果表明此结构安全性得到可集地保障。 关键诩:层次型SoC ， IP 核 p 测试环 中团分类号:丁N710.9 文献标识码 :A Wrapper cell design for hierarchical IP-core He Xianlong Lei Jia (Guilin University of Electronic Technology, Guilin 541004 , China) Abstract: To reduce the test time of hierarchical SOC and complete the parallel test of the parent and child cores. a new wrapper cell structure has been designed