层次型IP核测试环单元的设计.pdfVIP

研究与开发 6 2DID~ 5 月 第四卷第5 期 圃翩翩酷 层次型 IP 核测试环单元的设计 贺Jl龙需加 〈桂林电子科技大学电子工程学院 桂林 541004) 摘 要:为了减少恩次型SoC 测试时间，实现父核与子核的并行测试，本文设计了一种的测试环岛生冗结构。该测试环单元通 过在内部增加一个…位的寄存祷，用来满足父核测试对子核的要求，解决层次到SoC 中父核与子核并行测试的冲突。利用 Verilog HDL 进行设计，在 Quartus II 下通过仿真验证.结果表明此结构安全性得到可集地保障。 关键诩:层次型SoC ， IP 核 p 测试环 中团分类号:丁N710.9 文献标识码 :A Wrapper cell design for hierarchical IP-core He Xianlong Lei Jia (Guilin University of Electronic Technology, Guilin 541004 , China) Abstract: To reduce the test time of hierarchical SOC and complete the parallel test of the parent and child cores. a new wrapper cell structure has been designed in this paper. This wrapper cell solves the conflicts between parent and chíld cores by adding a 1-bit register in the structure. The structure is designed with Verilog HDL ,and simulated with Quartus II. The results show that the safety of this structure is reliably ensured. Keywords: hierarchical SOC, IP, wrapper 。引曹 片上系统SoC(system on chip)通过集成第2方提供 的 lP (intellectual property) 核，快速实现系统的设计 s 并 且具有体积小、功能低、上市时间快等众多优点，成为当今 集成电路设计的一大交流。假是，剧是集成第三方提供的 IP 核，核提供者出于知识产权的保护，只是提供 IP 核的核 测试语言描述以及测试矢量，并未给出具体的内部电路设 计。因此，如何对 IP 核以及整个的SoC 实现测试成了设 计中的一大瓶颈。为了架鹉 IP 核提供者与使用者之间沟 通的桥梁，IEEE 国际标准化组织于 2005 年制定了 IEEE 1500 标准。该标准由两部分构成:1)核测试谐音 CTL (core test language).用来描述核提供商提供给用户的与 测试相关的所有倍息， 2) 可扩展的核测试菇 wrapper，用 来规拖 TAM 与核电路直接的接口，用来实现丁AM 对核 电路的测试访问。 目前，关于SoC 测试日有大嚣的研究成果。 Vikram lyengar 等将 wrapperjTAM 的组合优化问翩划分为 Pw. P AW 、 PPAW 三个问题，并针对每种情况用相应的算法加以 优化，减少测试时间[门。但却投有考虑层次架陶。 Haidar M. Harmanani 等利用模拟退火算法对层次型 S(汇进行 测试调度，并证实了在层次却 soc 中考虑层次架构比不 考虑犀次架构的测试时间要多问.虽然考虑到层次那 soc 测试中，父核与子核测试的冲突性，但却没有考虑父 核测试对子核测试环的要求. 本文针对进一步缩短屠次却SoC 测试时间，设计了一 种测试环单元结构，该结构能满足层次型 SOC 中父核与子 核并行测试婴求，且自身的安全可靠性也得到可靠的 保障。 1 IEEE 1500 栋准的相关定义 1. 1 测试环单元结构 lEEE 1500 标准不仅定义丁基本的测试环单元结构， 而且允许对单元结构进行拓展。回 1(a)纷出的是 IEEE 1500 标准定义的一个典型测试环单元结构 WC_SD1_ CI1[3) ，图l(怕是其门级实现。 剧 1 中， CFI 、CFO 代表的是功能输入、输出端 .CTI、 CTO 分别代表测试输入、输出端。 mO 和 ml 是多路开关。 通过选通 mO 和 ml 可实现测试环单元的配置模式。 作者简介:贺鼠就，硕士研究生，研究方向为计算机辅助测试及集成电路测试， eO EU 中国科技核心期刊 E口旧年 5 月 翻瞄酬 第四卷第5 期 mmH俨