第八章仿真与逻辑综合预案.ppt

第八章 仿真与逻辑综合;8.1 系统仿真及可测试设计;;仿真方法;仿真输入信息的产生（1）;十二进制计数器输入信号实例;构造体描述部分;begin u0: count12en port map(clk=test_clk, clr=test_clr, en =test_en, qa =t_qa, qb =t_qb, qc =t_qc, qd =t_qd);;产生clk输入的进程;产生初始复位信号和计数允许信号;仿真输入信息的产生（2）;例8-2;begin u0: count12en port map(clk=test_clk, clr=test_clr, en =test_en, qa =t_qa, qb =t_qb, qc =t_qc, qd =t_qd); process variable li:line; variable clk_v,clr_v,en_v:std_logic;;仿真延时 :;两种不同情况的q输出波形;;仿真程序模块的书写(1);仿真程序模块的书写(2);仿真程序模块的书写(3);仿真程序模块的书写(4);仿真程序模块的书写(5);8.2 逻辑综合;一般逻辑综合的过程;约束条件;属性描述;工艺库;电路的总延时：;逻辑综合的基本步骤：;展平过程实际上就是将所有的逻辑关系都转换成简单的AND和OR的表达式，消去中间项。优点：级数少速度快。隐含缺点：如果所带负载多，延时增加，速度慢，没有共享项，占用面积大。存在难于展平的电路。 提取公因素：使输入输出之间的逻辑级数增加，延时增加，设计面积小。