第5章20141104答辩.pptVIP

1 第五章 处理机总线时序和系统总线 2 本章要求: 1、了解IBM PC/XT机主板结构 2 、明确IBM PC/XT控制核心和接口 3、了解8086的两种组态 4、明确8086引脚特点 5、掌握8086对外部存储器和I/O口读写时序 6、了解系统总线 3 8 个 扩 展 插 座 时钟 信号 发生器 8284 一、IBM PC/XT机主板结构 4 二、IBM PC/XT的控制核心 中央 处理器 8088 协处 理器 8087 地址 锁存器 总线 控制器 8288 时钟 信号 发生器 8284 数据 收发器 CB AB DB 5 CPU外围I/O接口 存储器接口 外围I/O接口 接口 6 5.1.1 8086的两种组态 当8086CPU与存储器和外设构成一个计算机系统时，根据所连接的存储器和外设的规模，8086可以有两种不同的组态。 1. 最小组态 当所连的存储器容量不大，I/O端口不多时。 系统的地址总线——CPU的AD0~AD7, A8~A15, A15~A19 通过地址锁存器8282 构成。 系统的数据总线——直接由AD0~AD7提供，或通过数据收发器8286供给。 系统的控制总线——直接由CPU的控制线供给。 2. 最大组态 当要构成的系统较大，要求较强的驱动能力时。 系统的地址总线——CPU的AD0~AD7, A8~A15, A15~A19 通过地址锁存器8282 构成。 系统的数据总线——或通过数据收发器8286供给。 系统的控制总线——通过总线控制器8288供给。 两种组态通过引脚信号MN/MX决定。 什么是地址锁存器? 驱动(双向) 为什么要驱动? 7 RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD READY CLK READY MN / MX +5V 系统总线 控制总线 地址总线A19～ A0 数据总线D15～D0 ALE BHE A19～A16 AD15 ～AD 0 DT / R DEN 8086 CPU STB 8282 OE T OE 8286 8284A 最小组态 8086/8088的引脚图 (P151) 8 (2)、两种模式下，名称和功能相同的32个引脚 ①VCC(40)、GND(1、20)： 电源、接地引脚，8088/8086CPU采用单一的+5V电源，但有两个接地引脚。 ②AD15—AD0(Address Data Bus ，2-16, 39，三态)： 地址/数据复用信号输入/输出引脚，分时输出低16位地址信号及进行数据信号的输入/输出。 9 ③A19/S6—A16/S3(Address Status Bus，35—38，三态)： 地址/状态复用信号输出引脚，分时输出地址的高4位及状态信息. 其中S6为0用以指示8086/8088CPU当前与总线连通； S5为1表明8086/8088CPU可以响应可屏蔽中断； S4、S3共有四个组合状态，用以指明当前使用的段寄存器， 00—ES，01—SS，10—CS，11—DS。 10 ④BHE/S7 （Bus High Enable/Status 34）: 高8位数据允许/状态复用信号（输出）。 分时输出有效信号，表示高8位数据线D15—D8上的数据有效和S7 状态信号，但S7未定义任何实际意义。 利用BHE信号和AD0信号，可知系统当前的操作类型： 00：从偶地址单元开始读/写一个字 AD15 ~ AD0 01：从奇地址单元或端口读/写一个字节AD15 ~ AD8 10：从偶地址单元或端口读/写一个字节AD7 ~ AD0 11：无效 11 ⑤NMI(Non-Marskable Interrupt，17)： 非屏蔽中断请求信号（输入），上升沿触发 ⑥INTR（Interrupt Request，18）: 可屏蔽中断请求信号（输入），高电平有效 CPU在执行每条指令的最后一个T状态对其采样，如果有效且IF=1，结束当前指令周期后响应。 ⑦ RD(Read，32）: 读控制信号（输出），低电平有效，指明要执行一个读操作 12 ⑧CLK/(Clock，19)： 时钟信号（输入），占空比约33%的方波信号， 8086/8088的时钟频