实验八全加器设计答案.pptVIP

2015~2016秋冬 浙江大学计算机学院实验教学中心;2;3;4;Ai;6;7;8;9;10;11;12;13;14;15;16;17;18;module adder_16bits(A, B, Ctr, S, Co); parameter size=16; input [size:1] A; input [size:1] B; input Ctr; output [size:1] S; output Co; wire[size-1:1] Ctemp; wire[size:1] Bo; assign Bo={16{Ctr}}^B;;adder_1bit A1(.a(A[1]),.b(Bo[1]),.ci(Ctr),.s(S[1]),.co(Ctemp[1])), A2(A[2],Bo[2],Ctemp[1],S[2],Ctemp[2]), A3(A[3],Bo[3],Ctemp[2],S[3],Ctemp[3]), A4(A[4],Bo[4],Ctemp[3],S[4],Ctemp[4]), A5(A[5],Bo[5],Ctemp[4],S[5],Ctemp[5]), A6(A[6],Bo[6],Ctemp[5],S[6],Ctemp[6]), A7(A[7],Bo[7],Ctemp[6],S[7],Ctemp[7]), A8(A[8],Bo[8],Ctemp[7],S[8],Ctemp[8]), A9(A[9],Bo[9],Ctemp[8],S[9],Ctemp[9]), A10(A[10],Bo[10],Ctemp[9],S[10],Ctemp[10]), A11(A[11],Bo[11],Ctemp[10],S[11],Ctemp[11]), A12(A[12],Bo[12],Ctemp[11],S[12],Ctemp[12]), A13(A[13],Bo[13],Ctemp[12],S[13],Ctemp[13]), A14(A[14],Bo[14],Ctemp[13],S[14],Ctemp[14]), A15(A[15],Bo[15],Ctemp[14],S[15],Ctemp[15]), A16(A[16],Bo[16],Ctemp[15],S[16],Co); endmodule;module adder_1bit(a, b, ci, s, co); // port declaration input wire a,b,ci; output wire s,co; and (c1,a,b), (c2,b,ci), (c3,a,ci); xor (s1,a,b), (s,s1,ci); or (co,c1,c2,c3); endmodule;module display32bits(clk,disp_num,digit_anode,segment); input clk; input [31:0] disp_num; output [7:0] digit_anode; output [7:0] segment; reg [7:0] digit_anode; reg [7:0] segment; reg [12:0] cnt=0; wire [31:0] disp_num; reg [3:0] num;;always@(posedge clk)begin case(cnt[12:10]) 3b000:begin digit_anode = 8 num = disp_num[3:0]; end 3b001:begin digit_anode = 8 num = disp_num[7:4]; end 3b010:begin digit_anode = 8 num = disp_num[11:8]; end 3b011:begin digit_anode = 8 num = disp_num[15:12]; end 3b100:begin digit_anode = 8 num = disp_num[19:16]; end 3b101:begin digit_anode = 8 num