射频功放的数字预失真技术-硬件和射频工程师.doc

射频功放的数字预失真技术 ChinaDPD 一、专利点： 整个基于查找表的自适应数字预失真方案 一种新的数字预失真查找表索引方式 一种新的自适应更新查找表方法 一种新的记忆效应抵抗方案 二、整体介绍 通过对第一节所述的专利点的创新内容的提出，使得整个自适应数字预失真核心部分能够在一片40万门的FPGA（xilinx spatan3）芯片完成。目前完成的部分实现的功能如下： 功放的AM/AM以及AM/PM特性的预失真校正 自适应更新查找表 记忆效应的抵抗 AQM的本振泄漏的自适应校正 利用ISE7.1的XST综合后的器件利用情况如下（此时器件选用的是100万门的）： Device utilization summary: Selected Device : 3s1000fg456-4 Number of Slices: 1333 out of 7680 17% Number of Slice Flip Flops: 962 out of 15360 6% Number of 4 input LUTs: 1980 out of 15360 12% Number of bonded IOBs: 97 out of 333 29% Number of BRAMs: 5 out of 24 20% Number of MULT18X18s: 14 out of 24 58% Number of GCLKs: 1 out of 8 12% 系统框图如下： 图1 数字预失真系统框图 为了实现整个数字预失真还需要编写的程序有： 输入基带信号速率调整 由于输入信号通常为低速基带信号，但是数字预失真需要在高速率下工作，所以需要对输入基带信号进行内插滤波，以便提高输入信号的速率，为了得到较好的预失真效果，通常需要将输入信号的速率内插提高为输入信号的带宽的6－8倍。 当然对于多载波基带信号而言，可能还需要一个载波合成模块 数字下变频（DDC）模块 将反馈的是中频信号，变为与数字预失真模块的输入信号相同速率的基带IQ信号，也即对输入基带信号速率调整后的速率。 同步模块 由于自适应算法是利用对比反馈回路的基带IQ信号与原来的输入IQ信号来进行自适应更新查找表，所以需要进行同步。通常可以利用相关同步的方法，算出采样的偏移值，达到同步的目的。 三、功率放大器模型 根据实际实验测得的功放特性曲线，也即AM/AM和AM/PM曲线，建立功放模型如图2和图3所示。 图2 功放特性曲线AM/AM（归一化） 图3 功放特性曲线AM/PM（幅度归一化） 四、性能验证 由于目前只编完了自适应数字预失真的核心部分，所以无法上真正的硬件平台看性能。为了得到最接近真实应用的性能效果，我采用了软硬件结合的仿真手段。具体策略为利用simulink搭建整个系统模型，功放采用实测的功放特性曲线，同时将VHDL语言实现的自适应数字预失真程序直接嵌入simulink仿真模型的link for modelsim中。结合图1的系统框图而言，就是将自适应数字预失真部分用VHDL完成，其余部分用simulink搭建，这样就可以用simulink模型取代传统的硬件平台看整个自适应数字预失真VHDL程序的性能效果。 图4给出了根据九阶曲线拟合进行的预失真的ACPR改善效果，图中CH1（红色）为输入信号的频谱分布，CH2（绿色）为不加数字预失真通过放大器的输出信号频谱，CH3（粉色）为利用九阶曲线拟合进行数字预失真后的频谱分布情况。由图可见，利用曲线拟合的方法仅仅可以带来10多个dB的性能改善。 图4 九阶曲线拟合理论结果 图5给出了利用我们的自适应数字预失真算法，在运行40毫秒时刻的频谱分布情况。由图可见，我们的算法可以达到35dB的性能改善。几乎已经达到了数字预失真的理论极限，仅存的一点点恶化主要是由于16bit量化以及查找表数目（256）不是无限大引起的。 图6则显示了在采样反馈信号的ADC采用8位分辨率时，运行55毫秒的性能改善情况。与图可见我们的算法在ADC仅仅为8位是仍然可以取得较好的性能效果。且自适应算法的收敛时间短，仅仅需要50毫秒左右。 图5 新算法的性能（ADC为16位，运行时间40毫秒）