原创力文档一，实验结果分析
实验一：Quartus II 原理图输入法设计
实验名称：设计实现全加器
实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：
仿真波形图：
仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。输出s代表本位和，输出co代表向高位的进位。
可得真值表为：
abcsco0000000110010100110110010101011100111111与上边的仿真波形图对比可知电路设计正确。
实验三：用VHDL设计与实现时序逻辑电路
实验名称：连接8421计数器，分频器和数码管译码器
实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity div is
port(clk1 : in std_logic;
clk_out : out std_logic);
end;
ar
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