实验七综合实验数字时钟设计材料.doc

实验七 综合实验 数字时钟设计 目的: 1. 了解时钟的显示设计原理及其特性。 2. 设计一个时钟的电路，并以七节显示器扫描显示时间。 3. 自行以CPLD数字开发实验系统验证所设计电路的正确性。 电路图： （整体图） （接上图） 三、实验器配置图： 四、实验步骤： 1. 建立一个名为D_clock的新项目，并在MAX+plusⅡ编辑环境中，以AHDL及语言VHDL设计一个可以让七段显示器显示时间的程序，顶层gdf文件如以上图所示。 本设计包括5个小的程序模块：cout60_v.vhd（60进制计数器），cout12_v.vhd（12进制计数器），demulti4_1.tdf（4-1数据分配器），divided.tdf（20M的分频器，得到1Hz的频率），seven_v.vhd（4-7显示译码器），分别设计并生成sys符号文件，再建立顶层的D_clock .gdf文件。（注意，所有文件都要在同一文件夹里保存）。 3. 将电路图上各个输入输出脚位依据下表定义好，编译一下。 4．执行dnld102将电路下载到实验器上，改变一下跳线， 输入引脚锁定。 跳线：蓝框内的短路帽均接在GND端；绿框内的短路排分别接在JP9、JP10、JP11、JP12（需用工具，问老师借） 5．下载后验证，观察七段显示器的数字变化是否与时钟的变化一样。 输入脚名称EPF10K10LC84-4管脚锁定CLK（实验系统的20M时钟）1LDN11S010S19S28I07I16I25I33QHa016QHa117QHa218QHa319QHa421QHa522QHa623QMa053QMa154QMa258QMa359QMa460QMa561QMa662QMb025QMb127QMb228QMb329QMb430QMb535QMb636QSa038QSa1d39QSa247QSa348QSa449QSa550QSa651QSb065QSb166QSb267QSb369QSb470QSb571QSb672注：CLK：实验系统的20M时钟； LDN：置数控制端（低电平有效）； S[2..0]：I[3..0]输入值的分配地址； I[3..0]：输入值，对小时、分钟、秒针的高低位进行置数（本设计只能置一个数字，其他各位均置为0）； QHa[0..6]：小时的低位； QMa[0..6]：分钟的低位； QMb[0..6] ：分钟的高位； QSa[0..6] ：秒针的低位； QSb[0..6] ：秒针的高位。