基于FPGA的分频器设计研究.doc

基于FPGA的分频器设计研究 李雪梅 (乐山师范学院物理与电子信息科学系,四川 乐山 614000) 摘要：本文重点介绍了在FPGA/CPLD 上使用 VHDL 进行分频器设计，包括2N分频、任意整数分频、小数分频等。以上分频器设计在QuartusII6.0平台下均通过ALTERA公司FPGA（CycloneII EP2C8Q208）器件实现。实验结果完全符合要求，程序修改移植方便，为电子设计者提供了更多灵活可行的分频设计方法。 关键词： ?FPGA；?VHDL；分频器 中图分类号：TP3 文献标识码：A Design of Controllable Frequency Divider Based on FPGA Technology Li Xue-mei （The Department of Physics and Electronic Information of Leshan Teachers College, Sichuan Leshan 614000） Abstract: This article introduced with emphasis uses VHDL on FPGA/CPLD to carry on the frequency divider design, including 2N frequency division, random integer frequency division, and decimal frequency division and so on. Above frequency divider design under QuartusII6.0 platform through ALTERA Corporation FPGA (CycloneII EP2C8Q208) component realization. The experimental result conforms to the requirement completely, the red-tape operation transplant is convenient, has provided the more nimble feasible frequency division design method for the electronic designer. Key words: FPGA；VHDL；Frequency Divider 1?引言 分频器是数字系统中常用来对某个给定时钟的频率进行再分频，以得到所需之各种信号频率的常用基本电路之一。广泛应用于工业控制中的变频需要，电声技术的转化等。基于FPGA 实现的分频电路一般有两种方法：一是使用FPGA 芯片内部提供的锁相环电路，如 ALTERA 提供的 PLL（Phase Locked Loop），Xilinx 提供的 DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL 等。使用锁相环电路有许多优点，如可以实现倍频、相位偏移、占空比可调等。但 FPGA 提供的锁相环个数极为有限，不能灵活满足使用要求。而用硬件描述语言实现的分频电路消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、灵活可编程等优点。 2 2N分频器的设计 分频系数为2N 的分频器的实现最简单，可采用二进制加或减法计数器的设计来实现。计数器可直接从Altera公司提供的宏功能模块LPM中调用，也可文本输入或原理图输入方式构成。以一个4bit的二进制加法计数器为例进行分析说明。 以原理图输入方式设计四位二进制加法计数器如图1所示，经编译、时序模拟后得到仿真波形如图2所示： 图1 四位二进制加法计数器 图2 四位二进制加法计数器仿真波形 从仿真波形可以看出分别由Q0、Q1、Q2、Q3得到的脉冲波形频率正是时钟信号CP的1/2、1/4、1/8和1/16。亦即分频系数是2、4、8和16。假设FPGA的CP所接石英晶体是20MHz，则不同引脚所得到的频率分别为10 MHz、5 MHz、2.5 MHz和1.25 MHz。由上讨论推广可知， N位二进制计数器输出端的每一位输出信号其占空比为50%，从低到高排列分频系数正好为21、22、23、24……。Nbit计数器可获得最高分频系数为2N。 3 任意整数N分频器的设计 在很多情况下分频系数往往是任意正整数N，比如说7、10、1999等。这时上面的方法就无法顺利达到设计要求。整数分频器则非常方便的实现任意正整数N分频，其原理就是用计数值N可调的加法计数器设计对给定输入时钟信号完成N分频。 加法计数分频电路基本工作原理是先建立一个X位