实验报告16.doc

实验一：原理图输入方式设计初步实验 实验目的： 1.熟悉EDA软件的操作界面； 2.熟悉QuartusⅡ软件的使用方法； 3.掌握原理图文件的和项目文件的保存； 4.学会使用原理图输入法设计半加器和全加器。 实验原理: 半加器和全加器的真值表和逻辑表达式 实验器材： 计算机、QuartusⅡ软件 实验步骤： 1.对QuartusⅡ5.1软件进行破解； 2.新建原理图文件，根据半加器的逻辑表达式设计电路，并保存为hadd，同时建立项目文件； 3.对半加器电路进行编译，并建立波形图文件，进行波形仿真； 4.将半加器原理图生成器件，并在半加器的基础上设计全加器； 5.新建原理图文件，调用半加器器件，构成全加器电路图，保存为fadd，同时新建项目文件； 6..对全加器电路进行编译，并建立波形图文件，进行波形仿真； 实验数据处理： 半加器电路原理图和全加器电路原理图 实验二：原理图输入法设计实验 一、实验目的： 1.学会用QuartusⅡ进行原理图输入方法的逻辑电路设计技术； 2.能够针对编辑好的逻辑电路正确的建立时序仿真文件并仿真测试； 3.能够将设计电路转换成电路元件，并在高层次原理图工程文件中调用这些元件，完成顶层设计； 4.能够利用QuartusⅡ进行原理图输入方法分别完成半加器、全加器和4位数据加法器电路设计。 二、实验原理： 画出器半加器、全加器的实验电路图 三、实验仪器： 计算机、QuartusⅡ5.1软件 四、操作步骤： 1. 新建原理图文件，设计半加器实验电路，保存为名为hadd，建立相应的项目并进行编译仿真，功能符合要求后生成半加器器件hadd； 2. 新建原理图文件，在半加器的基础上设计全加器实验电路，保存为名为fadd，新建相应的项目并进行编译仿真，功能符合要求后生成半加器器件fadd； 3. 新建原理图文件，在半加器和全加器的基础上设计4位数据加法器实验电路，保存为名为sadd，新建相应的项目。 4. 4位数据加法器实验电路的输入和输出引脚分别为A[3..0]、B[3..0]、S[3..0]（总线结构）和Q。 输入和输出引脚图 5.总线和电路中的实际联系用标号的形式连接即可，右键单击需要连线的导线，选择Properties，在name的名字处输入导线的标号例如A[3]等。 导线的标号修改 修改的效果图 6.将设计好的四位数据加法器进行编译和仿真，并生产图示器件。 四位数据加法器器件图 五：数据处理及结果： 画出器4位数据加法器的实验电路图 实验三：原理图输入方式设计初步实验（一） 实验目的： 1.掌握利用QuartusⅡ的原理图输入法设计电路的流程； 2.掌握多层次逻辑电路的设计方法； 3.学会建立时序仿真激励文件的方法； 4.能够利用QuartusⅡ原理图输入法设计三人表决器、四人表决器和气人表决器电路。 实验原理: 三人表决器、四人表决器的逻辑表达式和实验电路图。 实验器材： 计算机、QuartusⅡ软件 实验步骤： 1.列出三人表决器的真值表，写出逻辑表达式，并化简为最简逻辑表达式； 2.利用QuartusⅡ原理图输入法完成三人表决器电路的设计，并建立波形图仿真文件，进行仿真验证功能； 3.使用同样的方法进行四人表决器电路的设计，并验证其功能； 4.设计气人表决器电路，并进行仿真验证器功能； 5.试用QuartusⅡ原理图输入法设计八人表决器电路。 实验数据处理： 七人表决器实验电路图 实验四：原理图输入法综合设计实验（一） 一、实验目的： 1.掌握利用QuartusⅡ进行原理图输入方法的逻辑电路设计技术； 2.能够针对编辑好的逻辑电路正确的建立时序仿真文件并仿真测试； 3.能够将设计电路转换成电路元件，并在高层次原理图工程文件中调用这些元件，完成顶层设计； 4.能够利用QuartusⅡ进行原理图输入方法分别完成2选1、4选1和8选1多路选择器电路设计。 二、实验原理： 画出2选1和4选1多路选择器的实验电路图 三、实验仪器： 计算机、QuartusⅡ5.1软件 四、操作步骤： 1.根据2选1多路选择器的真值表，写出逻辑表达式并进行化简； 2.新建原理图文件，根据2选1多路选择器的逻辑表达式设计电路，保存为：MUX21a，并建立相应的项目文件。 3.对MUX21a文件进行编译，无错后建立波形图文件，进行功能仿真，验证符合设计要求后，生成器件。 4. 新建原理图文件，在MUX21a器件的基础上完成4选1多路选择器的设计，保存为：MUX41a，并新建立相应的项目文件。 5.对MUX41a文件进行编译，无错后建立波形图文件，进行功能仿真，验证符合设计要求后，生成器件。 6.在MUX21a和MUX41a器件的基础上完成8选1多路选择器的设计，保存为：MUX81a，并新建立相应的项目文件。 7.对MUX81a文件进