VHDL2008-2009A答案.doc

中国海洋大学 2008-2009学年 第2学期 期末考试试卷 信息科学与工程 学院 《数字系统设计》课程试题(A卷) 优选专业年级 学号 姓名 授课教师 座号 ----------------装----------------订----------------线---------------- 共 5 页 第 1 页 考试说明：本课程为开卷考试，可携带 纸笔、计算器 文具和 教材、参考书、笔记 资料，满分为：100分。 题号一二三四五六七总分得分 填空题（每空1分，共30分） 1.数字系统是使用数字技术 传输 和 处理 信息的电子系统。 2.专用集成电路ASIC的制造有 全定制 和 半定制 两种方法。 3.目前常用的可编程逻辑器件有 CPLD 和 FPGA 两种。 4.可编程逻辑器件的制造工艺主要有 熔丝/反熔丝 工艺、 浮栅 工艺和 SRAM工艺。 5.自顶向下的设计方法将数字系统设计分为 系统设计 、 模块设计 、 器件设计 和 版图设计 四个层次。 6.行为综合是将 行为 描述转换为 RTL 描述的过程。 7.功能仿真中信号赋值的延迟是由 仿真Δ 机制引起的。 8.优化设计通常包括优化 资源利用率 、优化 工作速度 和优化 布局布线 。 9.VHDL中，一个设计实体包含有一个 实体声明和若干个 结构体声明 。 10.减小门电路固有延迟的主要措施是 减小门电路的分布电容 。 11.VHDL中的顺序语句主要用于 行为 描述。 12.属性s′Event=Ture表明在当前仿真周期中信号s 的值 发生 了变化 。 13.块语句体现了数字系统设计的 划分 机制。 14.在声明过程的参数中，不能有 BUFFER 模式的信号。 15.VHDL的子程序包括 函数 和 过程 。 16.VHDL的设计库和程序包可以为设计实体提供 资源共享 机制。问答题和简述题（每题8分，共24分） 1. 在进程语句中，敏感信号列表的完整性对仿真结果会有什么影响？ 如果敏感信号列表不完整，可能导致综合前后的仿真结果不一致。 2. 简述IF和CASE这两种顺序语句综合后不同结果之间的差异。 CASE语句对应一个单级的多路选择器，而IF语句却对应一个优先级编码的多级选择组合电路。 3. 简述VHDL中变量与信号这两种对象的主要区别。 ①信号赋值是有延迟的，即使在不考虑器件实际延迟的行为仿真和RTL仿真中，也因为引入的仿真Δ机制，使得信号的赋值具有延迟；而变量赋值则是没有延迟的。 ②信号除具有当前值之外还具有很多属性；而变量只有当前值。 ③信号值的变化可以激活被挂起的进程；而变量无此功能。 ④使用全局信号不会导致系统行为的不确定性；而使用全局变量（共享变量）则可能导致系统行为的不确定。 S key_in Vcc key_out 图1 开关电路 ⑤信号与硬件中互连元件端口的“连线”相对应；而变量在硬件中没有明确的对应物，变量只是为了便于设计实体的行为描述而定义的数据暂存区。 图1是一个开关电路的逻辑图，key_in和key_out都是Std_Logic类型的信号。当开关S未按下时，key_in的值是 ′H′ ；当开关S被按下后， key_in的值是 ′0′ 。 （6分） 指出下列VHDL描述中的多处错误，并修改之：（12分） ENTITY shift IS PORT（clk，reset_n，s_in：IN Std_Logic； s_out：OUT Std_Logic）； END shift； ARCHITECTURE behavl OF shift IS BEGIN PROCESS SINGNAL s_tmp：Std_Logic； BEGIN IF reset_n=′0′ THEN s_tmp = ′0′； s_out = ′0′； ELSIF clk′Event AND clk=′1′ THEN 共 5 页 第 3 页 s_tmp = s_in； s_out = s_tmp； END IF； END； END behavl； ①未声明Std_Logic 类型； ②信号不能在进程中声明，表示信号的保留字SIGNAL书写错误； ③未在进程中引入挂起和激活机制； ④结束进程的书写表达错误。 ①LIBRARY IEEE； USE IEEE.Std_Logic_1164.ALL； ENTI