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第四章 算数逻辑运算电路计算机;输入设备 运算器输出设备控制器;1 数据格式 　　　　计算机;[ 浮点数的IEEE754 标;【例】将X=+20.59375;【机器码表示法小结】在数据的四;2.补码加法补码加法的公式: ;[例]：ｘ＝＋1101, ｙ＝;可见，补码加法的特点为： ;3、补码减法 由补码;方法： （以定点整数为例） ;[例13] 已知 ｘ1＝ ;[例14] ｘ＝＋1101,;4.1 基本算数运算电;4.1 基本算数运算电;2. 全加器能同时进行本位数和;=1=1≥1ABCISCO;4.1.2 多位加法器 串;基本原理：加到第i位的进位输入;S3A3B3C3C0-1∑CI;2．超前进位加法器(74LS2;4位二进制并行进位加法器芯片管;【例】 利用74LS283实现;4.1.3 算法移位 ;算术移位规则：算术移位：带符号;补码移位：连同符号位一起移；若;移位运算一般靠移位寄存器实现。;如图是集成移位寄存器74194;4.1.4 数值比较器 1;2 4位数值比较器74853;比 较 输 ;无标题;例题：利用两个四位比较器可构成;4.2 ALU的组织ALU;加法的操作过程：累加器A全加器;累加器A全加器ADD寄存器B到;4.2.1.2 关于加法运;溢出概念与检测方法 在运算;（1）溢出问题 （Overfl;An Bn ;[例1] ｘ＝＋1011,;[又例] ｘ＝＋1011,;[例] ｘ＝－1101, ;可见，计算结果溢出的特征为： ;产生“溢出”的原因： ;（1）检测方法1： “单符号位;（2）检测方法2： 双;① 两个符号位Sf1、Sf2与;[例14] ｘ＝＋1100, ;[又例] ｘ＝＋1100, ｙ;[例15] ｘ＝－1100, ;溢出概念与检测方法小结：当以变;4.2.2 减法运算与求补;;≥1P Q CI∑C;二进制加法/减法器n位行波进位;4.2.3 定点乘法运算 1 ;原码并行乘法1. 算法分析已知;设：n位被乘数和乘数用定点整数;4.2.3 乘法的实现与AL;设ｘ＝1101,ｙ＝1011.;问题一：机器字通常固定为n位长;[解决方法]： ① ;实现上述乘法过程所需要的操作和;同时生成所有的位积因子阵列乘法;am-1 am;由“与门阵列”同时生成全部位积;思考：用一个4位二进制并行加法;对负数的补码再求一次补，即可得;算前求补移位相加乘法器算后求补;(1) 求补器的电路实现 已;带符号的阵列乘法器 E=0时：;符号位符号位乘积的符号位EEE;4.2 定点除法运算 定点除法;基本原理： 两个原码数;1 除法ALU的基本结构试除;比较法规则：商的各位是通过比较;问题：用减法电路替代比较器时，;4.2.4.2 恢复余数法操;计算机完成除法时，需考虑到： ;由于恢复余数法中包含有一些无效;4.2.4.2 不恢复余数法;“不恢复余数法”原码除法规则：;不恢复余数法计算过程如下除数 ;加减交替法的算法特点: 1;注意：在原码除法运算中：先写出;[例] ｘ＝0.101001,;故得: 商的数值　 ;由除法算法可知：在除法过程中，;1、可控加/减法(CAS)单元;（CAS单元）P=0:做加法P;2.不恢复余数的原码阵列除法器;商= 0.q1q2q3 余数;商的数值q*是一个3位的小数：;4.3 逻辑运算和中规模集;ｘｙ＝10;已知，一位全加器(FA)的逻辑;设：控制参数S0 ,S1 ,S;∴ Xi和Yi的逻辑表达式： ;定点运算器的组成 综上所;4.3.2 中规模集成ALU;（4位并行ALU芯片——741;控制端M的作用 ： ;注意： 74181ALU;已知，两个浮点数ｘ和ｙ分别为：;∴ 浮点加/减运算的操作过程大;（CAI演示)结果规格化及溢出;浮点计算：z=ｘ±ｙ: 若 ;对阶：调整对齐两数的小数点位置;计算机实现“对阶”的方法：设：;若尾数左移：会丢失高位有效数位;对阶结束后,尾数即可进行常规的;???数运算溢出的处理： ;(4) 结果IEEE标准规格化;③ 若尾数数值为非规格化数，则;在对阶过程中，被右移尾数的低位;(6) 浮点数的溢出溢出的类型;【上溢】：??? 上溢;阶码上溢： 阶码超过了最大的正;x＝2+010×0.11011;1 求阶差并对阶　　△E＝;3尾数规格化处理 已知：[;4舍入处理 本例无数位丢;1.浮点乘法、除法运算规则