VHDL讲义第8章VHDL语言属性描述.pptVIP

第八章 VHDL语言属性描述 属性是指关于设计实体、结构体、类型、信号等项目的指定特性。 属性提供了描述特定对象的多个侧面值的手段 信号属性在检测信号变化和建立详细的时域模型时非常重要 为什么要有属性： 电路元件需要时钟信号同步 需要控制信号控制整个电路的行为（进程的执行） 时钟信号与控制信号的使用多种多样 利用属性可以使VHDL源代码更加简明扼要，便于理解;属性;8.1.1 常用数据的数值属性 主要用于返回常用数据类型、数组或是块的有关值： 例如：返回数组长度、数据类型的上下界等。 常用数据类型的数值类属性： ’left：返回一个数据类型或子类型最左边的值。 ’right：返回一个数据类型或子类型最右边的值。 ’high：返回一个数据类型或子类型的最大值。 ’low：返回一个数据类型或子类型的最小值。;属性规则： 上下限：对数值取最大、最小值；对枚举类型数据下限取左边界值，上限取右边界值；对数组取数组区间的最大最小值。 左右边界：按书写顺序取左边或右边值。 例： SUBTYPE nat IS Natural Range 0 to 255; X:=nat’HIGH; --x等于255 X:=nat’LOW; --x等于0 X:=nat’RIGHT; --x等于255 X:=nat’LEFT; --x等于0;PROCESS(a) TYPE bit16 IS Array(15 downto 0) OF std_logic; VARIABLE lef, rig, up, low: NATURAL; BEGIN lef:=bit16’LEFT; --15 rig:=bit16’RIGHT; --0 up:=bit16’HIGH; --15 low:=bit16’LOW; --0 END PROCESS; PROCESS(a) TYPE bit16 IS Array(0 to 15) OF std_logic; VARIABLE lef, rig, up, low: NATURAL; BEGIN lef:=bit16’LEFT; --0 rig:=bit16’RIGHT; --15 up:=bit16’HIGH; --15 low:=bit16’LOW; --0 END PROCESS;;例8-2 枚举类型数据数值属性描述 Architecture voltb of volta IS TYPE volt IS (uV,mV,V,kV); SUBTYPE s_volt IS volt RANGE (V DOWNTO mV); SIGNAL S1,S2,S3,S4: VOLT; BEGIN S1=volt’HIGH; --kV S2=volt’LOW; --uV S3=s_volt’LEFT; --V S4=s_volt’RIGHT; --mV END voltb;;8.1.1 数组的数值属性 数组属性只有一个：取数组的长度值。格式： 数组名‘LENGTH(n); 其中n是多维数组的维数；如二维数组n=2; 对一维数组n缺省。 例8-3 一维数组数值属性描述 PROCESS(b) TYPE bit8 IS array (7 downto 0) of bit; TYPE bit31_8 IS array (31 downto 8) of bit; VARIABLE b1,b2: integer; BEGIN b1:=bit8’LENGTH; --b1=8 B2:=BIT31_8’LENGTH; --b2=24 END PROCESS; 指属性以函数的形式返回有关数据类型、数组或是信号的信息。 函数类属性使用时以函数表达式的形式出现，属性根据输入的自变量值去执行函数，返回一个相应的值。该返回值可能是数组区间的某一个值，也可能是信号的变化值，或是枚举数据的位置序号等。 函数类属性分三类： 数据类型属性函数 数组类型属性函数 信号属性函数;8.2 函数类属性;8.2 函数类属性;8.2 函数类属性;;8.2 函数类属性;8.2 函数类属性;2 属性函数’ LAST_ EVENT 例8-10 D触发器建立时间的检测 library ieee; use ieee.std_logic_1164.all; entity dff IS GENERIC(setup_time,hold_time: TIME); PORT(d,clk: IN cal_resist std_