XilinxDemoBoard测试与验证范例使用Counter.doc

XILINX VIRTEX-II FG676 PROTOBOARD 使用範例 目的: 在讓Xilinx初學者能藉由此實際例子實驗流程，獲得一實作概念，及此設備軟、硬體設定及使用方法。 實驗設備： Xilinx-II FG676 PROTO BOARD × 1 Acute LA2132P (Logic Analyzer instrument) × 1 Acute PG2050 (Pattern Generator instrument) × 1 LA2132P 及 PG2050 傳輸線各一條 實驗方法： 設計一簡單可由0~15的4bits計數器，先以ModelSim之模擬軟體確定function 正確後，再download至FPGA Demoboard，並分別使用PG2050及LA2132P輸入信號來做實際硬體驗證。 XILINX VIRTEX-II FG676 PROTO BOARD Pins Configuration： Fig. 1. XILINX VIRTEX-II FG676 PROTO BOARD Step_1: 將圖一位置1的power switch 往上撥，表示我們要使用變壓器來做為FPGA電源。 Step_2: 在實驗中我們將使用JTAG Configuration Mode故將圖一位置3的pins如下做示與Print Port接線接頭接好。 Power:紅-Vcc 黑-Gnd JTAG:黃-TCK 紫-TDO 白-TDI 綠-TMS Step_3: 在圖一位置4的旋鈕設定為0 (25MHz)，此旋鈕可設定電路板的時脈產生器頻率。 Step_4: 在圖一位置5的旋鈕設定為5 (JTAG)，此旋鈕可設定電路板的Configuration Mode。 Step_5: 在圖一位置6的旋鈕設定為0 (FPGA)。 Step_6: 在圖一位置7的旋鈕設定為0。 Step_7: 接上ADAPTOR。 XILINX 6.1I Project Navigation Design Process： Generate a new Project，Files-New Project… 輸入Project Name與Project Location後按下一步 在此選擇DemoBoard相關硬體參數: Device Family : Virtex2 Device : xc2v1500 Package : fg676 Speed Grade : -4 Synthesis Tool : XST(VHDL/Verilog)，XST=Xilinx Synthesis Technique 繼續按下一步後會顯示New Project Information視窗，如下 在核對無誤後，按完成。 此時Source in Project window，會顯示Project Name及DemoBoard 硬體資料。 Add a existing HDL Source Code，Project-Add Source…，選擇所要的Verilog/VHDL Code。 Counter Verilog Code如下： module counter(out,reset,clk); output [3:0] out; input reset,clk; reg [3:0] out; wire reset,clk; always @(posedge clk) begin if(reset) out=0; else out=out+1; end endmodule 若此HDL Code為TestBench的話則選擇Verilog Test Fixture File，否則一律選擇Verilog Design File 此時Source in Project便已加入HDL Code。 Add a new UCF(User Constraint File)，Project-New Source… 輸入File Name及選擇Implementation Constrain File 此時在Source in Project window中便已產生Constraint File。 在UCF中設定Input與Output Pins的位置： 先在Source in Project window中選擇UCF檔案後，在Processes for Source window中Double-Click Assign Package Pins可呼叫Pins and Area Constraint Editor(PACE) 在Package Pin Legend window 中此次範例所使用的Pin如下: User IO為可讓使用者使用的IO Pins。 GND接地。 GCLK/