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高速信号采集与数据形成系统硬件设计 更新于2010-04-01 15:13:31 文章出处: HYPERLINK /article/10-04/ \t _blank 嵌入式公社  HYPERLINK /search/?keyword=FPGAsearchselect=site \t _blank FPGA  HYPERLINK /search/?keyword=RocketlO收发器searchselect=site \t _blank RocketlO收发器  HYPERLINK /search/?keyword=LVDSsearchselect=site \t _blank LVDS  HYPERLINK /search/?keyword=高速信号采集searchselect=site \t _blank 高速信号采集 1 引言　　雷达回波信号工作在很宽的频带上，在对回波信号进行采样时，根据奈奎斯特采样定理，采样频率必须大于等于被采样信号最高频率的两倍，才能使采样后的信号不失真。这就使得采样电路丁作在很高的频率上，对电路的精度和靠高性提出了很高的要求。本文介绍了的一种高频高可靠的信号采集和数据形成系统，采样电路的最高频率可以达到。??????? 由于FPGA芯片具有体积小，功耗低，开发周期短，配置灵活等优点，本系统以FPGA芯片为核心构筑信号采集和数据形成电路。2 设计方案??????? 信号采集与数据形成模块中，采用两片ADC08D1500同时完成对HH及HV两个雷达回波通道的正交基带视频信号的采样。使用V5系列FPGA-Vertex5实现对ADC输出数据的接收，并对接收数据缓存，由FPGA完成数据接口和数据格式化的工作，系统框图如图1所示。 ?图1数据采集器的整体设计框图 　　两片ADC08D1500对雷达回波的两个正交通道的基带视频信号进行采样后，采样数据采用LVDS电平标准输出，每片ADC输出位宽为32bit数字信号，采用并行输出，并由同一片Vertex5 FPGA接收。 　　FPGA还要实现接口转换和控制功能，其设置的外部辅助数据接口，接收来自主控的外部辅助数据，外部辅助数据包含了主控计算机对信号采集与数据形成模块的控制命令。FPGA还设置了两路32bit位宽的数据记录接口，将来自两片ADC的采样数据与辅助数据一起打包成帧后，通过两路数据记录接口或RockeIO接口输出给数据记录器。 　　两个正交通道的ADC对通道间的工作时序同步有着很高的要求，本方案设计中采用高速时钟驱动器NB7L14M对采样时钟进行驱动，确保到达两路ADC的采样时钟信号的相位一致性。本设计具有自检功能，可以通过遥测信号将自检结果传给主控。此系统以最高频率1.5G进行设计。3 AD外围电路设计　　信号采集与数据形成模块的模数转换芯片采用ADC08D1500完成，该芯片是National Semiconductor公司推出的一款双路低功耗CMOS模拟／数字转换器，取样频率为1．7GSPS．分辨率为8Bit，可选择SDR或者DDR输出时钟，采用双边采样(DES)模式，能以3GSPS的速度利用一条模拟输入通道进行采样，本系统利用两条输入通道以1．5GSPS的速度进行采样。 　　(1)模拟输入 　　每片ADC08D1500有两路模拟输入，分别为VINI和VINQ，输入模拟数据必须为差分输入，前端提供的数据源为单端的，采用差分输入需要采用变压器将单端信号转化为差分信号。本设计中的单端模拟输入信号采用射频变压器TP-101，将单端信号转换为差分信号后接入ADC的模拟信号输人端。 　　(2)时钟输入 　　ADCOSDl500芯片有一个LVDS的差分时钟输入端CLK+和CLK-。为交流耦合差分输入。输入的时钟信号通过一个4．7nF的电容耦合到ADC的时钟输入端。根据设计要求，两片ADC的采样时钟需受严格同步，以达到其幅相一致性的要求。驱动器设计中采用了一片on semiconductor公司的1：4高速时钟分配芯片NB7L14M完成。该芯片的输入信号电平为LVPECL、CML、LVDS、LVTTL和LVCMOS，输出信号为标准的CML电平，交流耦合到ADC的时钟输入端。CML电平的输出结构如下图所示。CML接口典型的输出电路是一个差分对形式，差分对的发射极到地的恒流源典型值为16mA。假定CML的输出负载为一个50上拉电阻，则单端CML输出信号的摆幅为Vcc口Vcc-0．4V。在这种情况下，差分输出信号摆幅为800mv。CML到LVDS的交流耦合电路图如下图。 ?图2 CML输出机构?图3 CML到LVDS在交流耦合电路图 　　(3)复位信号 　　根据设计要求，两片ADC的复位信号同样需要满足