存储器建模-SOC@Fudan.ppt

;Acknowledgment;Outline;什么是verilog;Verilog与C语言的关系;Verilog具有不同的抽象级别;模块的抽象及数字电路的基本设计流程; Verilog的层次性架构;Outline;举例1;举例2;举例3;简单举例后的小结;模块的测试:基本概念;测试模块的常见形式;测试模块中常用的过程块;如何描述激励信号;虽然有时在设计中会包含时钟，但时钟通常用在测试模块中。 简单的对称方波时钟：;仿真工具简介;Outline;Verilog与C的主要不同点;整数和实常数;标识符;合法和非法标识符举例;$标识符;特殊符号 “#”;编译引导语句;编译引导语句： `define ;编译引导语句： `include ;编译引导语句: `timescale ;Outline;Verilog 的四种逻辑值;Verilog主要的数据类型;如何选择正确的数据类型？;举例说明数据类型的选择;选择数据类型时常犯的错误;主要的数据类型：parameters;练习1;Outline;寄存器阵列 ;存储器建模必须注意以下两个方面的问题： 声明存储器容量的大小。 明确对存储器访问操作的权限。 例如：指出可以对存储器做以下哪几种操作： 1）只读 2）读写 3）同步读写 4）多次读，同时进行一次写 5）多次同步读写，同时提供一些方法保证一致性 ;`timescale 1n