实验2不同描述加法器设计.pptVIP

实验二加法器设计;一、实验目的： 1、学习和掌握半加器全加器的工作原理和设计方法； 2、熟悉EDA工具Quartus II的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。 3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法，掌握层次化设计方法。 4、掌握半加器、全加器采用不同的描述方法。二、实验内容： （1） 完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设置成一个硬件符号入库 （2）建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试 （3）采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器 （4）实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。;三、实验步骤：;实验任务1 、半加器真值表描述方法;LIBRARY IEEE;--行为描述(抽象描述结构体的功能) USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder is --半加器 PROT(A,B:IN STD_LOGIC; S,C0:OUT STD_LOGIC); END half_adder; ARCHITECTURE be_half_adder OF half+adder IS BEGIN PROCESS(A,B) BEGIN IF(A=‘0’ AND B=‘0’) THEN S=‘0’;C0=‘0’; ELSIF(A=‘0’ AND B=‘1’) THEN S=‘1’ ;C0=‘0’; ELSIF(A=‘1’ AND B=‘0’) THEN S=‘1’;C0=‘0’; ELSE S=‘0’;C0=‘1’; ENDIF; END PROCESS; END be_half_adder;;LIBRARY IEEE; --行为描述半加器（按逻辑表达式） USE IEEE STD_LOGIC_1164.ALL； ENTITY h-adder2 IS PORT( a,b: IN STD-LOGIC; so,co:OUT STD-LOGIC); END h-adder2; Architecture FH1 OF h-adder2 IS Begin so=a XOR b ; co=a AND b; END ARCHITECTURE FH1; ;library IEEE; use IEEE.STD_LOGIC_1164.all; entity half_adder is port( a : in STD_LOGIC; b : in STD_LOGIC; sum : out STD_LOGIC; co : out STD_LOGIC ); end half_adder; architecture half_adder of half_adder is signal c,d:std_logic; begin c=a or b; d=a nand b; co=not d; sum=c and d; end half_adder;;--half_adder半加器,结构描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor21 IS PORT(i0,i1:IN STD_LOGIC; q: OUT STD_LOGIC); END ENTITY xor21; ARCHITECTURE behav OF xor21 IS BEGIN q=i0 XOR i1; END ARCHITECTURE behav; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS PORT(A,B:IN STD_LOGIC; co,s: OUT STD_LOGIC); END ENTITY half_adder;;ARCHITECTURE mix OF half_adder IS COMPONENT xor21 IS PORT(i0,i1:IN STD_LOGIC; q:OUT STD_LOGIC); END COMPONENT; BEGIN c = A AND B; u1: xor21 PORT MAP(A=I0,B=I1,q=s); --例化 END ARCHIT