EDA設计仿真与硬件描述语言试题A电科07专业选修.docVIP

第  PAGE 5 页/共 3 页 山东科技大学2008—2009学年 第二学期 《EDA设计仿真与硬件描述语言》考试试卷 （A卷） 班级 姓名 学号 题号一二三四总得分评卷人审核人得分一．填空题（共15分） 1．给出下述Verilog语句的仿真输出结果（本题5分，每个1分）。 （1）$displayb ( 4b1010 4b0110 );输出为： （2）$displayb ( 4b1x10 = = 4b1x10 ); 输出为： （3）$displayb ( ^4b1110 ); 输出为： （4）$displayb ( {3{2’b10}} ); 输出为： （5）//假设reg [3:0] a; reg [7:0] y; a=4b1010; $displayb ( {{4{a[3]}},a} ); 输出为： 2．假设design为Lab1.v，顶层模块名为Lab1；TestBench为Lab1_TB.v，顶层模块名为Lab1_TB, 按下述步骤要求，采用modelsim命令行方式时的完整仿真