第6章时序逻辑电路6.3.pptVIP

6. 4 异步时序逻辑电路的分析;例1 分析如图所示异步电路; 2. 列状态表;根据状态图画出时序图 （考虑了触发器的传输延迟时间）;例6.4.2 分析如图所示异步时序逻辑电路.;状态方程 ; (2) 列出 状态表;电路是一个异步五进制加计数电路。;6.3 同步时序逻辑电路的设计;(1)根据给定的逻辑功能建立原始状态图和原始状态表;(5)状态编码（状态分配）；;例6.3.2:; 2. 状态化简;4、状态分配（编码）;现态; 5. 求激励方程和输出方程;卡诺图化简得; 6. 根据激励方程和输出方程画出逻辑图,并检查自启动能力;7. 检查自启动能力: 当电路进入无效状态，是否可以恢复到有效状态;输出方程;例6.3.1 用D触发器设计一个8421 BCD码同步十进制加计数器。;0;画出各触发器激励信号的卡诺图;(3)画出逻辑图;电路具有自启动能力;例6.3.3 用D 触发器设计状态变化满足下状态图的时序逻辑电路;1、列出原始状态表;f / 1;;状态转换表?状态转换真值表; ;画出逻辑电路;画出完整的状态图，检查所设计的计数器能否自启动.;实验：JK触发器74112实现六进制减法计数器;实验：JK触发器74112实现六进制减法计数器;实验：JK触发器74112实现六进制减法计数器;已知某序列码检测器的状态图如图7-1所示。 （1）说明该电路的输入为