第五讲verilog设计进阶资料.pptVIP

Verilog HDL设计进阶电子信息工程 武 斌;时序逻辑的基本组成;时序逻辑构成;1 按位描述 左移 reg [7:0] shift; always@（posedge clk) begin shift[7:1]=shift[6:0]; shift[0]=din; end ;移位运算符 n:和 n: 无符号数左右移n位，空位补0 n和 n ：有符号数左移右移， 左移补0，右移补符号位;移位寄存器案例;时序逻辑设计----计数器;Moore型模计数器设计…..(案例);reg out； always @(posedge clk) if(!rst) count=0; else count=count+1; always @(posedge clk) if(!rst) out=0; else if(count== 2n-1) out=1; else out=0;;计数器组合逻辑与寄存器输出区别;同步复位法 always @(posedge clk) if (!