三位二进制减法计数器(无效状态001,110)浅析.docx

PAGE 16 PAGE  目录  TOC \o 1-3 \h \z \u  HYPERLINK \l _Toc392503895 1 课程设计的目的与作用  PAGEREF _Toc392503895 \h 1  HYPERLINK \l _Toc392503896 2 课程设计的任务 PAGEREF _Toc392503896 \h 1  HYPERLINK \l _Toc392503897 3 电路设计方案  PAGEREF _Toc392503897 \h 1  HYPERLINK \l _Toc392503898 3.1 三位二进制同步减法计数器设计电路的理论分析 PAGEREF _Toc392503898 \h 1  HYPERLINK \l _Toc392503899 3.1.1 设计的总体框图1  HYPERLINK \l _Toc392503901 3.1.2 时钟方程、输出方程和状态方程 PAGEREF _Toc392503901 \h 2  HYPERLINK \l _Toc392503904 3.1.3 电路逻辑图5  HYPERLINK \l _Toc392503914 3.2 基于74LS163的180进制同步加法计数器5 3.2.1 了解74LS163计数器5  3.2.2 输出方程，状态方程，驱动方程6 3.2.3 逻辑电路图7 4 仿真结果8 4.1 三位二进制同步减法计数器8 4.2基于74LS163的180进制同步加法计数器11 5 设计总结和讨论13 6 参考文献14 1 课程设计的目的与作用 了解同步减法计数器工作原理和逻辑功能。 掌握串行序列检测器的分析，设计方法及应用。 掌握计数器电路的分析，设计方法及应用。 学会正确使用JK触发器。 2 课程设计的任务 三位二进制同步减法计数器（无效态：001，110） 基于74LS163的180进制同步加法计数器 3 电路设计方案 3.1 三位二进制同步减法计数器设计电路的理论分析 3.1.1 设计的总体框图 cp 三位二进制同步减法计数器 图1 总体框图 1.原始状态图的建立： 所给无效状态为001,110，对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始状态图如图2所示： 000 /0 010 /0 011 /0 100 /0 101 /0 111 /1 图2 减法器的状态图 排列：Q2nQ1nQ0n 3.1.2 时钟方程、输出方程和状态方程 由于JK触发器功能齐全、使用灵活，本设计选用3个CP下降沿触发的边沿ＪＫ触发器。采用同步方案，故取CP0= CP1= CP2= CP (CP 是整个设计的时序电路的输入时钟脉冲)。题中所给无效状态是001、110，其所对应的最小项和为约束项。由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y的卡诺图，如图3所示： Q1nQ0n Q2n 00 01 11 10 1×00000× 0 1 图3 输出Y的卡诺图 由以上卡诺图可得输出状态方程为：Y= 。 由图2可得到电路次态Q2n+1Q1n+1Q0n+1的卡诺图如图4所示。再分解开便可得到如图5所示各 触发器的次态卡诺图。 Q1nQ0n Q2n 00 01 11 10 111×××010000011100101××× 0 1 图4电路次态Q2n+1Q1n+1Q0n+1的卡诺图 Q1nQ0n Q2