第3讲VHDL的基本语法.pptVIP

第三讲 VHDL硬件描述语言;概述 ;LIBRARY IEEE ； USE IEEE.STD_LOGIC_1164.ALL ； ? ENTITY mux2_1 IS PORT( A，B : IN STD_LOGIC ； S : IN STD_LOGIC ； Y : OUT STD_LOGIC ) ； END mux2_1 ； ? ARCHITECTURE one OF mux2_1 IS BEGIN process (A,B,S) begin If (S=‘0’) then Y=A ； Else Y=B; end if; end process; END one ； ;1、VHDL语言的基本结构 ;;;;1.1、实体 设计实体是一个完整的、独立的语言模块。 它相当于电路中的一个器件。 实体由实体声明部分和结构体组成。 实体声明部分指定了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。;;ENTITY 实体名 IS [GENERIC（类属表）；] PORT（端口表）； END ENTITY 实体名； ;在层次化系统设计中，实体说明是整个模块或整个系统的输入输出（I/O）接口；在一个器件级的设计中，实体说明是一个芯片的输入输出（I/O）。 1.1.1类属表（GENERIC） 类属参量是实体说明中的可选项，放在端口说明之前，其一般格式为： GENERIC （常数名：数据类型：=设定值；...);; 类属表是一种端口界面常数，常用来规定端口的大小、实体中子元件的数目及实体的定时特性等。它和常数不同，常数只能从设计实体的内部得到赋值且不能改变，而类属表的值可由设计实体的外部提供。因此设计者可以从外面通过类属表的重新设定而容易的改变一个设计实体或一个元件的内部电路结构和规模。;例： GENERIC （trise，tfall：TIME:=1ns; Addrwidth:INTEGER:=16); PORT(a0, a1 : IN STD_LOGIC; Add_bus:OUT STD_LOGIC_VECTOR(Addrwidth-1 DOWNTO 0); ;; 其中端口名是设计者为实体的每一个引脚所取的名字，通常为英文字母加数字，名字的定义有一定的惯例，如clk 表示时钟，D开头的端口名表示数据，A开头的端口名表示地址。端口方向是指这些通道上的数据流动的方式，如输入或输出等。 端口方向有以下几种类型： 1．输入（IN） 允许信号进入实体，主要用于时钟输入、控制输入（如load、reset、enable、clk）和单向的数据输入（如地址数据信号address）等。 ;2．输出（OUT） 输出模式只允许信号离开实体，常用于计数输出、单向数据输出、被设计实体产生的控制其他实体的信号等。注意：输出模式不能用于被设计实体的内部反馈，因为输出端口在实体内不能看做是可读的。 3．双向模式（INOUT） 双向模式允许信号双向传输（既可以进入实体，也可以离开实体），双向模式端口允许引入内部反馈。 ;4．缓冲（BUFFER） 缓冲模式允许信号输出到实体外部，但同时也可以在实体内部引用该端口的信号。缓冲端口既能用于输出也能用于反馈。缓冲模式用于在实体内部建立一个可读的输出端口，例如计数器输出、计数器的现态用来决定计数器的次态。 端口模式可用图下说明，图中方框代表一个设计实体或模块。 ; 在VHDL设计中，通常将输入信号端口指定为输入模式，输出信号端口指定为输出模式，而双向数据通信信号，如计算机PCI总线的地址/数据复用总线，DMA控制器数据总线等纯双向的信号采用双向端口模式。从端口的名称、模式就能一目了然地知道信号的用途、性质、来源和去向。 ; 1.2、 结构体 ;结构体一般由两大部分组成： 1．信号声明部分，用于结构体内部使用的信号名称及信号类型的说明； 2．功能语句部分，描述实体的逻辑行为。 结构体的语句格式为：; 1. 2.1 结构体名 结构体名由设计者自行定义，OF后面的实体名指明了该结构体所对应的是哪个实体。有些设计实体有多个