第4章VHDL概述与基本结构(4.1_4.2)2012.pptVIP

第4章 VHDL基础; 4.1 VHDL概述;1、What is VHDL;What VHDL Standard means?;Altera VHDL（ MaxPlus II 综合器） ;Why I use VHDL instead of Graphic;Graphic vs VHDL;VHDL Synthesis vs other HDLs Synthesis;VHDL在电子系统设计中的应用;VHDL在电子系统设计中的应用;VHDL在电子系统设计中的应用;VHDL在电子系统设计中的应用;VHDL在电子系统设计中的应用;VHDL在电子系统设计中的应用;2、怎样用VHDL描述数字电路; ENTITY mux21 IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT) ; END ENTITY mux21 ; ARCHITECTURE behavor OF mux21 IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE behavor ;;mux21功能时序波形;示例二 锁存器 （时序电路） ;锁存器的时序波形;VHDL程序设计的基本结构;3、学习VHDL应了解那些知识;4.2 VHDL的基本结构;VHDL程序设计基本结构; VHDL描述的对象称为实体(ENTITY)，实体代表什么几乎没有限制。它可以将一个复杂的系统抽象成一个实体，可以代表像CPU那样复杂的电路，也可以代表一个电路板、一个芯片或一个门电路。 如果设计时，采用自顶向下的层次化设计和划分模块，则各层的设计模块都可以作为实体。高层次实体可以调用低层次的设计实体。 ; VHDL设计的基本单元就是VHDL的一个基本设计实体(Design Entity)。一个基本设计实体由实体说明(Entity Declaration)和结构体(Architecture Body)两部分构成。如果把实体说明看作为一个黑盒子，则知道黑盒子的输入和输出，但不知道黑盒子里面的内容。黑盒子里面的内容由结构体来描述。例如要描述一个逻辑元件A，其基本设计实体如图4.1所示。 ;图4.1 VHDL的一个基本设计实体 ; 结构体包含了并发描述语句(Concurrent Statement)，语句执行的顺序与并发语句出现的先后次序无关。顺序描述语句只能够出现在进程或子程序中，顺序描述语句像一般的高级语言一样，按语句出现的次序执行。 一个基本单元只有一个设计实体，而结构体的个数没有限制，如图4.2所示。 ;图4.2 实体中的结构体 ; 实体是一个设计实体的表层设计单元，其功能是对这个设计实体与外部电路进行接口描述。它规定了设计单元的输入/输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。;1. 实体结构 根据IEEE标准，一个基本单元实体结构定义如下： ENTITY 实体名 IS 【GENERIC(类属表)；】 【PORT(端口表)；】 END 【ENTITY】 实体名；;2、类属(GENERIC)说明 ;【例4.1】 ENTITY MCK IS GENERIC(WIDTH：INTEGER:=16)； PORT(ADD_BUS：OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)； ...) ； 在这里，GENERIC语句对实体MCK的作为地址总线的端口ADD_BUS的数据类型和宽度作了定义，即定义ADD_BUS为一个16位的位矢量。 ;3. 端口说明;四种端口模式;IN;结构体是用于描述设计实体的内部结构以及实体端口间的逻辑关系。结构体内部构造的描述层次和描述内容一般可以用图4.3来说明。一般地，一个完整的结构体由两个基本层次组成： 对数据类型、常数、信号、子程序和元件等元素的说明部分。 描述实体逻辑行为的，以各种不同的描述风格表达的功能描述语句。 ; 结构体将具体实现一个实体。每个实体可以有多个结构体，每个结构体对应着实体不同结构和算法实现方案，其间的各个结构体的地位是同等的，它们完整地实现了实体的行为，但同一结构体不能为不同的实体所拥有。结构体不能单独存在，它必须有一个界面说明，即一个实体。对于具有多个结构体的实体，必须用CONFIGURATION(配置)语句指明用于综合的结构体和用于仿真的结构体。 ; 即在综合后的可映射于硬件电路的设计实体中，一个实体只对应一个结构体。在电路中，如果实体代表一个器件符号，则结构体描述了