02010202通用Cortex_M3处理器结构与工作原理.pptVIP

通用Cortex-M3处理器结构与工作原理;教学资源;目录; Cortex-M3处理器基本结构 ;图 2-1 Cortex-M3处理器架构;逻辑体系;STM32F10x系列微控制器 系统结构;Cortex M3处理器结构框透视图;STM32F10x系列微控制器 系统结构;STM32F10x系列微控制器 系统结构; CM3内核 程序执行三步曲: 取指 译码 执行; 嵌套向量中断控制器（NVIC） NVIC为低延迟实现异常处理提供了方便。主要有以下特征： 可配置1~240个外部中断。 可配置优先级位数3~8位。 支持电平和脉冲（边沿）中断。 可以动态重新分配中断优先级。 优先级分组。 支持尾链（tail-chaining）中断。 进入中断时，处理器状态自动保存，退出中断时状态自动恢复，无额外指令开销 ;总线矩阵 Cortex-M3处理器集成了一个AMBA AHB-Lite总线来连接系统外设，并降低系统集成的复杂性。 总线矩阵支持不对齐的数据访问，使不同的数据类型可以在存储器中紧密衔接可显著降低SRAM的需求和系统成本。 总线矩阵将处理器、调试接口连接到外部总线。 ;总线矩阵连接到以下外部总线： ICode总线。这是一条32位的AHB-Lite总线，主要用于从指令空间中取指和取向量。 DCode总线。这是一条32位的AHB-Lite总线，主要用于从指令空间的数据读写和调试访问。 系统总线。这是一条32位的AHB-Lite总线，主要用于从系统空间中取指、取向量、读写数据和调试访问。 PPB(私有外设总线)。这是一条32位的APB (v2.0)总线，主要用于从PPB空间读写数据和调试访问。 ;私有外设总线有两条： AHB私有外设总线，只用于CM3内部的AHB外设，它们是：NVIC, FPB, DWT和ITM。 APB私有外设总线，既用于CM3内部的APB设备，也用于外部设备（ “外部”是对内核而言）。CM3允许器件制造商再添加一些片上APB外设到APB私有总线上，它们通过APB接口来访问。 ;调试接口 硬件调试解决方案，通过一个传统的JTAG口或一个适合小封装器件的2线串行调试口（SWD），可以获得很高的处理器系统可视度。 对于系统跟踪，处理器在数据观察点基础上集成了一个可选的ETM（嵌入式跟踪宏单元），它可以被配置为特定的系统事件触发。 为了简化这些系统事件的处理，一个串行观测器（Serial Wire Viewer，SWV）可以通过一个引脚输出??准的ASCII数据流。 Flash修补技术，使器件和系统开发者在调试或运行过程中，可以修补从ROM到SRAM或Flash的代码错误，可避免昂贵的重定制 ;上图向我们展示了设计的 RTL 层次。 其中的两条外设总线：一条72MHZ，一条36MHZ 由于 ETM、TPIU、SW/JTAG-DP 和 ROM 表4个组件是可选的，或者它们的实现和使用具有灵活性，因此这 4 个组件位于Cortex-M3 处理器的外面。 设计实现可能与图中显示的有所不同。可能的系统实现的选项见下面的 3 个部分：;TPIU的实现选项： 如果您的系统中有 ETM，则会含有 TPIU格式程序，否则就不包含该格式程序。 一个多内核的实现可使用单个或多个 TPIU来跟踪。 ARM TPIU模块可以用兼容 TPIU的指定合作伙伴的 CoreSight 取代。 在生产设备中，TPIU可以移除。 注：如果将 TPIU移除，则 Cortex-M3 不具有跟踪功能。 ;SW/JTAG-DP的实现选项： 设计实现可以含有 SW-DP 或 JTAG-DP中的任一个或两者都有。 ARM SW-DP 可以被兼容 SW-DP的指定合作伙伴的 CoreSight 取代。 ARM JTAG-DP可以被兼容 JTAG-DP 的指定合作伙伴的 CoreSight 取代。 SW-DP 或 JTAG-DP可以包含指定合作伙伴的测试接口。 ROM 表 如果系统中添加了附加的调试元件，则 ROM 存储器表中的描述需进行修改。; 多级存储结构; 寄存器;课本p33;1、通用寄存器 通用目的寄存器 R0-R12都是32位通用寄存器，用于数据操作。 注意：绝大多数16位Thumb指令只能访问R0-R7，而32位Thumb-2指令可以访问所有寄存器。 复位后的初始值是不可预料的;堆栈指针R13: Cortex-M3拥有两个堆栈指针，然而它们是banked，因此任一时刻只能使用其中的一个。 主堆栈指针（MSP）：复位后缺省使用的堆栈指针，用于操作系统内核以及异常处理例程（包括中断服务例程） 进程堆栈指针（PSP）：由用户的应用程序代码使用。 ;堆栈是一种存储器的使用模型。它由一块连续的内存和一个栈顶指针组成，用于实