EDA综合课程设计【学习课件】.ppt

EDA综合课程设计;EDA课程设计时间： 2011~2012学年第二学期第16-17周。 （1）上机时间及地点：（第14,15周） 周一：3，4节；周二：1，2节 ；教7机房 （2）硬件下载时间及地点： 时间另行通知，地点：教二EDA实验室（二楼西侧） （3）验收考核时间及地点： 时间另行通知，设计成果验证+回答问题。 教二EDA实验室;一、EDA-V型实验系统介绍;实验系统布局图;返回;8位七段数码管显示模块：;返回;16×16点阵模块；;返回;CPLD/FPGA适配器接口： 下载该芯片时将芯片选择开关拨向CPLD。;返回;可调数字信号源： 时钟信号源可产生从1.2Hz~20MHz之间的任意频率。该电路采用全数字化设计，提供的最高方波频率为20MHz，最低频率为1.2Hz，并且频率可以在这个范围内随意组合变化。整个信号源共有6个输出口（CLK0～CLK5），每个输出口输出的频率各不相同，通过JP1～JP11这11组跳线来完成设置。具???设置方案见实验指导书。;二、总结报告与注意事项;测试完毕，先断掉EDA实验箱的电源，再把JTAG电缆的小插头插入实验箱的JTAG插座，然后接通实验箱电源，准备下一次的设计下载。;要求： 1、内容完整，主题突出，详略得当，语言流畅； 2、书写格式规范，条理清晰，图文结合，手写本应字迹清楚、工整。 3、必须独立完成，不允许大段抄写参考资料中的内容，作同一设计的同学，报告不允许雷同。 4、对程序文本的书写和电路图以及示意图的作图要规范、美观。;一、设计任务 设计一个具有同步时钟使能、异步清零和同步预置数功能的六十进制加法计数器； 2. 设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使用2位数码管动态刷新显示上述计数器的计数结果。 ;提示： 在实验仪器中，8位7段数码显示的驱动电路已经做好，并且其位选信号为3-8译码器的输出，所以我们在设计7段数码管控制接口时，其位选信号输出必须经8-3编码。;; ; 同时，还有一个问题不可忽视，就是位扫描信号的频率至少需要多少以上，才能使显示器不闪烁？简单的说，只要第个扫描频率超过人的眼睛视觉暂留频率24HZ以上就可以达到点亮单个显示，却能享有6个同时显示的视觉效果，而且显示也不闪烁。 ;一、设计要求： 秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。 秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器报警。;二、模块结构 四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数； 两个6进制计数器：用来分别对十秒和十分进行计数； 分频率器：用来产生100HZ计时脉冲； 显示译码器：完成对显示的控制。 ;四、实验内容及步骤： 1.根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。 2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。 3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。 4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。 5 所有模块全用VHDL语言描述。;数字秒表内部结构图 ;五、实验连线： 输入接口： 1．秒表的归零，启动信号RESET、START的管脚分别连接按键开关。 2．?蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。 3．秒表计数时钟信号CLK的管脚同2.5MHZ时钟源相连。 输出接口： 秒表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A～G参照设计一中的连法。 ;一、设计要求（数字钟的功能） 1．具有时，分，秒，计数显示功能，以24小时循环计时。 2．具有清零、调节小时、分钟功能。 3. 具有整点报时功能。 ;二、实验目的： 1．掌握多位计数器相连的设计方法。 2．掌握十进制、六进制、二十四进制计数器的设计方法。 3．巩固多位共阴极扫描显示数码管的驱动及编码。 4．掌握扬声器的驱动。 5．掌握EDA技术的层次化设计方法。 ;三、硬件要求： 1．主芯片EPF10K10LC84-4。 2．蜂鸣器。 3．8位八段扫描共阴极数码显示管。 4．