第七讲EDA技术原理与应用.pptVIP

主讲：聂明新 教授;主要内容;7.1 宏功能模块概述 ;7.1 宏功能模块概述 ;7.1 宏功能模块概述 ;7.1 宏功能模块概述 ;7.2 宏模块应用实例 ;7.2 宏模块应用实例 ;7.2 宏模块应用实例 ;7.2 宏模块应用实例 ;2．建立.hex格式文件 ;7.2 宏模块应用实例 ;7.2 宏模块应用实例 ;7.2 宏模块应用实例 ;图7-7 选择数据线宽度和数据个数;图7-8 询问是否创建使能、清零;图7-9 指定ROM初始化数据文件并选择在系统读写功能 ;图7-10 仿真库设置 ;图7-10 LPM_ROM设计完成 ;【例7-3】 完成后生成的ROM元件文件 sina_ROM.vhd LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY altera_mf; USE altera_mf.all; --使用宏功能库中的所有元件 ENTITY sina_ROM IS PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0); clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END sina_ROM; ARCHITECTURE SYN OF sina_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0); ;【例7-3】 COMPONENT altsyncram --例化altsyncram元件，调用了LPM模块altsyncram GENERIC ( --参数传递语句 clock_enable_input_a : STRING; --类属参量数据类型定义 clock_enable_output_a: STRING; init_file: STRING; intended_device_family: STRING; lpm_hint : STRING; lpm_type : STRING; numwords_a : NATURAL; operation_mode: STRING; outdata_aclr_a: STRING; outdata_reg_a : STRING; widthad_a : NATURAL; width_a : NATURAL; width_byteena_a: NATURAL ); PORT ( clock0 : IN STD_LOGIC ; --altsyncram元件接口声明 address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0); q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END COMPONENT;;【例7-3】 BEGIN q = sub_wire0(7 DOWNTO 0); altsyncram_component : altsyncram GENERIC MAP ( --参数传递映射 clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = romd.mif, --ROM初始化数据文件，此处已修改 intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, --LPM类型 numwords_a = 64, --数据数量64 operation_mode = ROM, --LPM模式ROM outdata_aclr_a = NONE, --无输出锁存异步清0 outdata_reg_a = UNREGISTERED, --输出无锁存 widthad_a = 6, --地址线宽度6 width_a = 8, --数据线宽度8 width_byteena_a = 1 ) -- byteena_a输入口宽度1 PORT MAP (clock0 = clock, address_a = address, q_a = sub_wire0); END SYN;;7.2.4 完成顶层设计 ;7.2 宏模块应用实例 ;7.2 宏模块应用实例 ;7.3 在系统存储器数据读写编辑器应用 ;7.3 在系统存储器数据读写编辑器应用 ;7.3 在系统存储器数据