第1讲HDL语言概述.pptVIP

HDL 硬件描述语言;教学目标;教学方式及考核;主要参考书;第 一讲 Verilog硬件描述语言概述 ;数字系统概述;数字系统实现方法;怎样设计如此复杂的系统？; 怎样设计如此复杂的系统？; 怎样设计如此复杂的系统？;数字系统的自顶向下模块化设计; 自顶向下的设计（即TOP_DOWN设计）是从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的元件来实现为止。 对于设计开发整机电子产品的来说，新产品的开发总是从系统设计入手，先进行方案的总体论证、功能描述、任务和指标的分配。随着系统变得复杂和庞大，特别需要在样机问世之前，对产品的全貌有一定的预见性。目前，EDA技术的发展使得设计师有可能实现真正的自顶向下的设计。; TOP_DOWN设计思想 ;层次管理的基本概念 复杂数字逻辑电路和系统的层次化、结构化设计隐含着硬件设计方案的逐次分解。在设计过程中的任意层次，硬件至少有一种描述形式。硬件的描述特别是行为描述通常称为行为建模。在集成电路设计的每一层次，硬件可以分为一些模块，该层次的硬件结构由这些模块的互连描述，该层次的硬件的行为由这些模块的行为描述。这些模块称为该层次的基本单元。而该层次的基本单元又由下一层次的基本单元互连而成。;具体模块的设计编译和仿真的过程 在不同的层次做具体模块的设计所用的方法也有所不同，在高层次上往往编写一些行为级的模块通过仿真加以验证，其主要目的是系统性能的总体考虑和各模块的指标分配，并非具体电路的实现。因而综合及其以后的步骤往往不需进行。而当设计的层次比较接近底层时行为描述往往需要用电路逻辑来实现，这时的模块不仅需要通过仿真加以验证，还需进行综合、优化、布线和后仿真。总之具体电路是从底向上逐步实现的。模块设计流程主要由两大主要功能部分组成： ???? 1)设计开发：即从编写设计文件--综合到布局布线--投片生成这样一系列步骤。 ?????2)设计验证：也就是进行各种仿真的一系列步骤，如果在仿真过程中发现问题就返回设计输入进行修改。;用EDA设计数字系统的流程;对应具体工艺器件的优化、映象、和布局布线 由于各种ASIC和FPFA器件的工艺各不相同，因而当用不同厂家的不同器件来实现已验证的逻辑网表（EDIF文件）时，就需要不同的基本单元库与布线延迟模型与之对应才能进行准确的优化、映象、和布局布线。基本单元库与布线延迟模型由熟悉本厂工艺的工程师提供，再由EDA厂商的工程师编入相应的处理程序，而逻辑电路设计师只需用一文件说明所用的工艺器件和约束条件，EDA工具就会自动地根据这一文件选择相应的库和模型进行准确的处理从而大大提高设计效率。 ;硬件描述语言HDL;硬件描述语言历史;HDL不是硬件设计语言 ;为什么要用硬件描述语言来设计？;VHDL与Verilog HDL比较;Verilog HDL特点1;Verilog HDL特点2;行为级;门级;Verilog HDL特点3;Verilog HDL 的应用方面;有关Verilog HDL的几个重要基本概念;逻辑综合流程;可综合的 Verilog HDL 模型;综合的要点;有关Verilog HDL的几个重要基本概念;仿真流程;布局布线;Verilog HDL 的设计流程;Verilog HDL 的设计流程;常用仿真和综合工具;Verilog HDL入门;简单的 Verilog HDL 模块1;简单的 Verilog HDL 模块2;简单的 Verilog HDL 模块3;简单的 Verilog HDL 模块4;Verilog HDL 简单模块小结;模块的结构;模块的结构;模块的组成???素;模块的仿真测试;模块的仿真测试平台（testbench);仿真测试模块;如何描述激励信号;如何观察被测模块的信号;module test_mux2;//无输入输出端口 reg A,B,Sel; wire Out; mux2 m(Out,A,B,Sel); initial begin A=0;B=1;Sel=0; #10 B=0; #10 B=1; Sel=1; #10 A=1; #10 $stop; end initial begin $monitor($time,“ Out=%b, A=%b, B=%b, Sel=%b, Out,A,B,Sel); end endmodule ;module test_compare; reg [1:0] a,b; //测试激励信号a,b wire equal; compare c(equal,a,b); initia