第五章数字集成电路[时序逻辑电路].pptVIP

上海大学 自动化系 林小玲;§5.4 集成触发器; 触发器特点 具有两个稳定状态，分别表示逻辑0和逻辑1。 在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能保持状态不变。 ; 触发器分类 按触发方式分：电位触发方式、主从触发方式及边沿触发方式。 按逻辑功能分：RS 触发器、D 触发器、JK 触发器和T 触发器。;§5.4.2 基本R-S触发器;1;0;1;1;0;基本R-S触发器的真值表;R-S 触发器特点:;R-S触发器应用举例: 单脉冲发生器;§5.4.3 钟控双稳态触发器;1. 时钟控制电平触发的R-S触发器;时钟控制电平触发的R-S触发器(续); 2. 同步 R-S触发器（四门钟控型、电平触发）;CP=0时;CP=1时;0;1;1;R-S 触发器的真值表;1; 只要在CP脉冲为规定电平时，触发器都能接收输入信号并立即输出相应状态的触发方式称为电平触发。;例：已知高电平触发R-S触发器CP、R、S波形，且触发器原为0态，画出R-S触发器的输出波形 。;§5.4.4 D 触发器; 时钟控制电平触发的D触发器; 时钟控制电平触发的D触发器;2. 维持阻塞型D 触发器;;;;D 触发器的真值表;维持阻塞型D触发器的引脚功能;翻转时刻描述：; 只有在CP 脉冲的电平跳变时，接收输入信号并输出相应状态的触发方式称为边沿触发。;维持阻塞型D触发器的引脚功能;时钟下降沿触发的维持阻塞型D触发器;例：已知上升沿触发D触发器D端的输入信号波形，且触发器原为0态，画出触发器的Q端波形 。;课堂练习;D;课堂练习(续);应用举例;CLR;+Ucc;+Ucc; 维持—阻塞型J-K触发器—结构类型及符号 ;维持—阻塞型J-K触发器 (续) ; ;§5.4.6 J-K触发器（主从型、主从触发）;R;R;R;R;R;R;R;R;R;R;翻转时刻描述：;符号;CP前沿到来时输入信号;主从型J－K触发器工作波形图举例;例：已知后沿主从触发J-K触发器CP、J、K波形，且触发器原为0态，画出触发器的Q端波形 。;§5.4.5 T 触发器;将主从型J-K触发器改接成T 触发器;将维持阻塞型D 触发器改接成T 触发器;触发器课堂练习;触发器课堂练习(续);§5.5 时序逻辑电路; 时序电路结构特点：;组合电路; 时序逻辑电路的分类;作时序图;Q2n;3.作出电路的状态转换表及状态转换图;/0;4. 作时序图 为了更好地描述电路的工作过程，常给出时序图或称波形图，画出时钟脉冲和输入信号的作用下，状态和输出信号变化的波形图。 利用状态表或状态图，首先画出时钟脉冲，再画出状态Q2Q1波形图，最后画输出波形。 ;5.逻辑功能分析 通过状态转换图的分析，可以清楚地看出，每经过4个时钟脉冲的作用，Q2Q1的状态从00到11顺序递增，电路的状态循环一次，同时在输出端产生一个1信号输出。 该电路是一个模4计数器，时钟脉冲CP为计数脉冲输入，输出端Z是进位输出。也可将该计数器称为两位二进制计数器。 ;§5.5.2 寄 存 器;§5.5.2.1 数码寄存器(并行寄存器);预先清零;§5.5.2.2 移位寄存器;数码 存入端;移位;§5.5.2.3 寄存器应用举例;Q0 Q1 Q2 Q3 ;用双向移位寄存器74LS194组成节日彩灯控制电路;计数器是用来累计脉冲数目的， 还可以用作分频、定时和数学运算。; 二进制数是用0和1两个数字表示, 加1计数,逢2进1，由于双稳态触发器有“0”和“1”两个状态，所以，一个触发器可以表示一位二进制，如果要表示n位二进制就得用n个触发器 ;1. 异步二进制加法计数器;用4个维—阻型J-K触发器组成 4位异步二进制加法计数器;4位异步二进制加法 计数器时序图;4位异步二进制加法计数器状态转换表;（一） 二进制计数器（续）;CP;如将电路改为：;CP;CP;异步二进制计数器的特点;2. 同步二进制加法计数器;分析状态转换表，找出控制规律：;Q;同步二进制加法计数器;4位同步二进制加法计数器;十进制数用0~9十个数字表示,而 数字电路中使用二进制,所以须用 二进制数给十进制数编码;1.异步十进制加法计数器设计 (用下降沿触发的维—阻型J-K触发器);异步十进制加法计数器设计 (用下降沿触发的维—阻型J-K触发器);R ;异步十进制加法计数器 (用下降沿触发的维—阻型J-K触发器);2. 同步十进制计数器;CP;3. 数字集成电路计数器; 集成计数器74LS90 (国产T4290)的逻辑结构及功能;74LS90的功能（计数功能）;S9(2);（2） 由74LS