第六章组合逻辑设计实践.pptVIP

学习要求： 掌握数字设计的文档标准； 掌握常用的基本组合逻辑模块和用MSI器件进行组合逻辑设计的基本方法； 学会定时分析； 初步学会用VHDL进行组合逻辑设计。;习题 1、练习20(19), 21,33(34),43(82), 65(60),77(91), 95(74),96(75)。;为了数字系统的正确设计和有效维护，有一个好的文档是最基本的要求。;定时图：说明做为时间函数的各种逻辑信号的值，包括关键信号之间的因果延迟。;6.1.1 方框图;6.1.2 门的符号; 一个信号如果在高电平（高态）或“ 1”时（正逻辑）完成命名的动作或表示命名的条件，则称此信号为高电平有效，否则为低电平有效。当信号处于有效电平时，称其为有效，否则称其为无效。 信号的有效电平为信号名的一部分。; 引脚没有“圈”表示高电平有效，否则表示低电平有效。;6.1.4 引脚的有效电平（续）; 有经验的逻辑电路设计师根据符号框内部实现的逻辑功能画出电路。;6.1.5 “圈到圈”逻辑设计（续）; “圈到圈”逻辑设计规则 器件输出的信号名应与器件输出引脚有相同的有效电平。也就是说，假如器件的符号在输出引脚有反相圈，则低电平有效，否则高电平有效。; 以输入在左边、输出在右边的“正常”方位来画逻辑器件的符号。 应使系统输入在左边、输出在右边，信号流向从左到右。 若页中间出现输入或输出，应分别将它们扩展到页的左边缘或右边缘。 交叉点的画法;6.1.6 绘制布局图（续）;6.1.6 绘制布局图（续）;总线;6.1.8 附带的图示信息;6.2 电路定时;6.2.1 定时图;6.2.1 定时图（续）;6.3 可编程逻辑器件 PLD;6.3.1 可编程逻辑阵列PLA;6.3.1 可编程逻辑阵列PLA（续）;6.3.1 可编程逻辑阵列PLA（续）;6.3.1 可编程逻辑阵列PLA（续）;6.3.2 可编程阵列逻辑PAL;6.3.3 通用阵列逻辑器件GAL;6.4 译码器;6.4.1 二进制译码器;6.4.3 双2-4译码器74x139;6.4.3 双2-4译码器74x139 （续）;6.4.4 3-8译码器74x138;6.4.4 3-8译码器74x138（续）;例题1：运用“圈到圈”逻辑设计思想，采用译码器74X138和门电路实现以下逻辑函数：F=∑A,B,C(0,2,4,5);6.4.5 级联二进制译码器;例题2、实现逻辑函数：F=∑A,B,C,D(0,7,8,11); 将32个输入码字分为4组，每组8个码字，它们是00000-00111，01000-01111，10000-10111，11000-11111。;6.4.8 七段译码器;6.5 编码器;6.5.1 优先编码器;6.5.2 优先级编码器74x148; REQ31_L优先级最高，REQ0_L最低； 通过EO_L控制较低优先级的译码器,保证U1U2U3U4.;6.6 三态器件;6.6 三态器件（续）; 总线收发器（bus transceiver）包含三态缓冲器对，每对引脚之间以相反方向连接，所以数据可以双向传输。;DIR=1;6.7 多路复用器;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;6.7 多路复用器（续）;6.7 多路复用器（续）;32输入1位多路复用器;6.8 异或门和奇偶校验电路;6.8 异或门和奇偶校验电路（续）;“异或非”和“异或”运算的性质:;分配律 A(B C)=(AB) (AC) A(B C)=(AB) (AC);6.8 异或门和奇偶校验电路（续）;6.8 异或门和奇偶校验电路（续）;6.8 异或门和奇偶校验电路（续）;7位汉明码的奇偶校验码矩阵如下所示： ; 7位汉明码的纠错电路;6.9 比较器（续）;6.9 比较器（续）;6.9 比较器（续）;6.9 比较器（续）;6.10 加法器、减法器和A L U;6.10 加法器、减法器和A L U （续）;6.10 加法器、减法器和A L U （续）;6.10 加法器、减法器和A L U （续）;6.10 加法器、减法器和A L U （续）;16位组内先行进位、组间串行进位加法器;6.10 加法器、减法器和A L U （续）;16位组内先行进位、组间先行进位加法器;6.11 组合乘法器;6.11 组合乘法器（续）;6.11 组合乘法器（续）;6.11