集成电路测试5浅析.ppt

可测性设计(DFT+BIST);　　随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。因此也就出现了可测性的概念。;可测性设计的概念;;目标： 1.无冗余逻辑； 2.增加可控制性和可观察性； 3.使测试生成更容易 ； 4.提高测试质量 ； 5.减少对原始电路的影响。;可测性设计的重要性;因此，提出可测性设计问题： 在VLSI及系统设计时，就必须考虑系统测试的可能性和方便性，好的可测性设计应该使电路中的元器件容易观察，故障效应容易传播。 采用可测性设计后，可大大降低测试费用。例如，削减4/5测试成本，取得上千万美元的效益； 系统可靠性提高，高质量系统； 已有IEEE-1149标准（BST）； 实现零故障； 美国规定无可测性设计的产品不许生产！;一、可测性度量;SCOAP测度;;0;;可观性值的估计： 定义3：为把节点N的信息传播到原始输出，所需最少的组合逻辑值赋值次数叫节点N的组合可观性值，CO（N）表示。 　　　定义4：为把节点N的信息传播到原始输出，所需最少的时序逻辑值赋值次数叫节点N的时序可观性值，SO（N）表示。 　　　为了计算电路各节点的可观性值，首先将原始输出端的可观性值置为‘0’。然后，从原始输出开始，按照下表列出的标准单元可观性值计算公式，用前面已算出的可控性值，即可求出电路各节点的可观性值。;;每一个节点给出 (CC0, CC1);第二级节点的可控性;第三级节点的可控性;给出每一个节点的可观性CO. (CC0, CC1) CO;第二级的可观性;第三级的可观性;例2：时序电路可测性度量;电路中1，2，3为原始输入，对图中各节点进行‘0’可控 性值的计算，如下： CC0(1)=CC0(2)=CC0(3)=CC1(1)=CC1(2)=CC1(3)=1（原始输入） CC0(4)=CC1(3)+1=2 CC1(4)=CC0(3)+1=2 CC0(7)=min[CC0(1),CC0(2)]+1=2 CC1(7)=CC1(1)+CC1(2)+1=3 CC0(8)=CC1(2)+1=2 CC0(10)=min[CC0(8),CC0(9)]+1=3（CC0(9)虽然没有计算，但是显然大于2） CC1(11)= min[CC1(7),CC1(10)]+1=CC1(7)+1=4 CC0(6)=CC1(11)+1=5 CC0(5)=CC0(6)+CC0(4)+CC1(4)=5+2+2=9 CC0(12)=CC0(5)+CC0(4)+CC1(4)=9+2+2=13 CC0(9)=CC0(5)+CC0(12)+1=9+13+1=23;　　可见在节点9处的‘0’可控性值最大，为23，即该点可控性最差，如在该节点处插入两输入与门，则CC0(9)将由23降为2。插入与门后的电路如下图所示。因此电路的可控性值减小，可控性将提高。 同样，对原电路，可计算出各节点的‘1’可控性值和可观性值。通过插入或门和引出观测点则可降低节点的‘1’可控性和可观性值。