2009VHDL设计初步[EVITA版].pptVIP

VHDL 设计初步;§3　声明信号 ;entity ... -- 外部信号声明 ... end entity ...;3.2　声明接口信号 把系统与外部环境连接起来的信号，在VHDL中称为端口，定义在系统 entity 部分的 port 子句中 在 entity 内，每一个信号都定义为一个端口 每一个信号都必须有一个唯一的信号名，以及一个类型 port 还必须具有信号流方向的指示，即 mode;3.3　端口模式 mode 5种：in、out、inout、buffer、linkage mode 应该明确声明，否则默认为 in VHDL中，每个端口都要指定一个适当的 mode 语法：port_name : mode port_type 所有端口用一个 port 子句，声明之间用分号（;）分隔。最后的一个没有分号。;entity ... -- 外部信号声明 port ( a, b, c : in Bit; DATA : in Bit_vector (0 to 7); RESULT : inout Bit_vector (0 to 7); z : in Bit; EXTBUS : out Bit_vector (4 downto 0)); end entity ...;3