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NC-Verilog;NC-Verilog概述;NC-Verilog概述;NC-Verilog概述;两种模式运行SimVision ;两种模式运行SimVision;准备工作介绍;准备工作介绍;启动NClaunch;;;nclaunch的主窗口： 左边的窗口中显示了 当前目录下的所有文 件，在编译和描述后 会在右边显示设计的 库。;在在仿真你的设计以前，必须用编译器编译源文件，并且用描述器（elaborator）把设计描述成snapshot的形式。 NCLaunch的主窗口让你可以连接你编译和描述设计所需要的工具 ;选中2个.v文件点击;现在要描述你的设计： 要展开库（worklib）, 选择顶层单元（也就是 测试中的module）, 然后选择描述按钮 （elabrate ）;设置参数时注意将 AccessVisibility按钮选中并且它的值是All，这个选项意味着全部存取（读，写，连接探测）来仿真目标，这样就可以在仿真的数据库里面探测目标和范围，调试你的设计。 由于不是所有的代码都加了时间，为防止报错在此处加间。 然后点击ok即可。;在上述步骤之后，会生成一个你的设计对应的snapshot，仿真 就是针对这个Snapshot进行的。如图示，选中该文件，点击 仿真按钮;设计浏览器（Design Browser） ;在启动的时候，控制窗口（Console Window）有两个窗口。 SimVison窗口让你可以输入SimVison的命令； 仿真器（simulator）窗口让你可以输入Tcl simulator命令。 在你运行仿真的时候，控制窗口（console window）同样会在SimVision 和simulation窗口中显示消息。 ;SimVision让你控制和查询你的 设计仿真。SimVision中你可以 存储个别目标或者范围的仿真 数据，这可以使得仿真数据尽 量的小。 因此需要设置探测类型： 在设计窗口中，点击 test_drink _machine 图示旁边的加号，展开设计的 层次结构。选择顶层模块-- 选择菜单Simulation--〉 Create Probe 本例中是对所有的模表和范围进 行探测，因此是从顶层开始的。;针对这个探测: ·选择Include sub-scopes下拉菜 单中的all选项以包含所有设计的 子域。 ·选择Include within each scope 下拉菜单中的all选项以包含输入 ，输出 和端口。 ·取消选中 Add to waveform display。 ;在控制窗口（console window）中选择Simulation—〉Run。 SimVision就会仿真，然后把仿真的结果数据存在默认的数据 库里面。 ;以波形的形式研究仿真的资料 ;有波形显示的波形显示窗口;当观察一个波形的时候，有时候把信号的值显示成ASCII码串很有用。 比如说，当state的值是1的时候，用户投入了5美分； 当state的值是2的时候，用户投入了10美分。把state的波形显示成5和10比显示成1和2更容易理解。 要把信号定义信号值为ASCII串，需要定义一个mnemonic map ： 在波形窗口中选中该信号，然后选择Windows—〉Tools—Mnemonic Maps打开Mnemonic Maps的属性设置窗口 ;点击新建map按钮 新建一个 mnemonic map ;定义mnemonic map的第 一个入口 ： 改变默认的进制，点击’h 不放然后选择’d 。 双击Values Matching… 区域，输入0, 然后按Tab， 进入Relabel As… 区域。 在其中键入idle，再按tab 键继续修改 。;按照上图所示进行修改即可，完成后点击表示确认;如果对源代码进行了修改，则要在重新生成一次snapshot， 然后在Console Window 点击simulation?reinvoke simulator 出现图示对话框：;此时波形窗口如图所示。 再在Console Window 点击simulation?run即可;用nc-verilog仿真ＤＣ综合后网表;加入SDF文件;DC综合生成网表文件（．V文件）;Format 选项选择：ＶＥＲＩＬＯＧ（Ｖ）类型;DC综合生成标准延时文件（．Sdf文件）;SDF version 选1.0 文件名后缀为 .sdf;综合??程的操作参考DC 使用说明;谢谢！