数字电路--触发器双稳态触发器综述.pptVIP

第五章 双稳态触发器;本章的内容; 概述;概述;5.1 SR锁存器;工作原理;Q;c . RD＝0，SD＝0;d . RD＝1，SD＝1;2.由与非门构成：其电路及图形符号如图4.2.2所示。;二、动作特点;5.2 电平触发的触发器;二、工作原理;b. S=0 , R=1;其功能如表5.3.1所示; 在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步SR触发器设置了异步置位端S D?和异步复位端R D?，其电路及图形符号如图5.3.2所示;三、 电平触发方式的动作特点：;例5.3.1 对于同步SR触发器，电路、时钟及输入端波形如图5.3.3所示，若Q ＝0 ，试画出Q和 Q? 的波形 。 ;例5.3.2电路如图5.3.4所示，已知S、R、R?D和CLK的波形,且S?D=1,试画出Q和Q? 的波形。 ;5.2 电平触发的触发器; 由此例题可以看出，这种同步RS触发器在CLK＝1期间，输出状态随输入信号S、R的变化而多次翻转，即存在空翻现象，降低电路的抗干扰能力。而且实际应用中要求触发器在每个CLK信号作用期间状态只能改变一次。另外S和R的取值受到约束，即不能同时为1.;D触发器的真值表如表5.3.2所示;5.3 脉冲触发的触发器;5.3 脉冲触发的触发器;工作原理:; 主从SR触发器的特性表如表5.4.1所示，和电平触发的SR触发器相同，只是CLK作用的时间不同;例5.4.1 图5.4.3为主从型SR触发器输入信号波形，试画出输出端Q 和Q ?的波形，设初态为“0”。;注：主从RS触发器克服了同步RS触发器在CLK＝1期间多次翻转的问题，但在CLK＝1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR＝0.;图5.4.5 为主从JK触发器电路及其图形符号;工作原理：;② J＝0，K＝1;③ J＝1，K＝0;④J＝1，K＝1;其功能表如表5.4.2所示;例5.4.2 如图5.4.7所示的主从JK触发器电路中，已知CLK、J、K的波形如图5.2.8所示，试画出输出端Q和 Q` 的波形。;5.4 边沿触发器的电路结构与动作特点;1. 利用CMOS传输门的边沿触发器;5.4 边沿触发器的电路结构与动作特点;5.4 边沿触发器的电路结构与动作特点;其真值表如表5.5.1所示;注：1. 边沿触发器也有JK触发器，如利用传输时间的边沿触发器就是边沿JK触发器，它是在CLK的下降沿动作的。其逻辑符号和特性表如图5.5.6所??。;5.5 触发器的逻辑功能及其描述方法;5.5 触发器的逻辑功能及其描述方法;图5.6.1被称为称为SR触发器的状态转换图。;5. 逻辑符号;2.特性方程：;3.状态转换图：;4. 逻辑符号：;三 、T 触发器;其逻辑符号如图5.6.6所示，为边沿触发器，时钟下降沿触发;四 、D触发器;3.状态转换图：;例5.6.1 利用JK触发器构成D触发器和T触发器。;5.5.2 触发器的电路结构和逻辑功能、触发方式的关系;主从结构的SR触发器;二、电路结构和触发方式;采用主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿（↓）触发器随输入动作如主从SR触发器和主从JK触发器;主从JK 触发器：;采用两个电平触发D触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都输入边沿触发方式;边沿JK 触发器;作 业