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FPGA应用;嵌入式系统概述;FPGA嵌入式系统分类;采用90nm工艺后，FPGA器件： 处理能力更强 成本降低、功耗少 具备SOC规模和动态编程能力 取代小批量ASIC和处理器;3类RISC处理器为核心 PicoBlaze:8位软核，支持汇编，程序驻留FPGA的块RAM MicroBlaze:32位软核，包含32个32位通用寄存器和一个可选的32位移位寄存器，时钟达150MIPS PowerPC：32位PowerPC405硬核，程序级兼容PowerPC的嵌入式架构 流行内核： MicroBlaze和PowerPC ALtera公司： Nios,NiosII;总体特征： 32位微处理器 CoreConnect外设总线 支持CoreConnect总线的标准外设集合 最精简的和占用400个Slice;MicroBlaze体系结构;RISC架构：精简指令系统 哈佛结构：数据、指令32位双总线(指令和数据总线) 3级流水线 32个通用寄存器：R0~R31 特殊寄存器：PC(程序计数器),处理器状态寄存器(MSR) ALU,Shift,两级中断响应单元，3/5级流水线，桶形Shift 内存管理/内存保护单元,浮点单元(FPU)，高速缓存，异常调试和调试逻辑 目前版本MicroBlaze V7.0;通用寄存器：32个32位通用寄存器R0~R31;特殊寄存器 程序计数器(PC) 机器状态寄存器(MSR)：处理器控制和状态位 指令集：32位指令，分A、B两种类型，大致功能可分为逻辑运算、算术运算、分支、存储器读/写、特殊指令等几类 A型：两个源寄存器，一个目的寄存器，完成寄存器到寄存器的数据运算 B型：一个源寄存器，一个目的寄存器和一个16位立即数，完成寄存器和立即数之间的数据运算;CoreConnect:片上总线通信链 带字节允许的OPB(On-Chip Peripheral Bus)V2.0：用于访问低速外设 高速LMB(Local Memory Bus)接口：用于访问片内高速存储器 FSL(快速简单连接总线)主从设备接口：自定义IP与内部通用寄存器的直接相连，用于访问高速外设 XCL(Xilinx Cache Link)缓存接口：对片外存储器的高速访问 MDM(Microprocessor Debug Module)调试接口;高速总线 DMA控制器 多端口存储控制器 低速 以太网MAC层处理器 PCI/PCIe接口 串口 USB2.0 Timer/PWM GPIO CAN/MOST C/SPI 其它;苹果、IBM、摩托罗拉共同开发 RISC架构 PowerPC405：由IBM优化 三个不同层面应用 用户指令集结构:UISA 虚拟环境结构:VEA 操作环境结构:OEA;定义用户级软件所必须遵守的结构 定义基本的用户指令集、寄存器、数据结构、浮点内存约定，及用户程序异常处理模型、内存模型和编程模型 所有PowerPC都遵守相同的UISA结构;定义超级典型用户软件需求的附加用户需求功能 表述多个芯片访问存储器环境下的存储器模型 定义高速缓存模型及缓存控制指令集 定义用户角度基于时间的资源;定义了典型的操作系统所要求的管理级资源 定义内存管理模型、监控寄存器、同步需求及异常模型 定义了监控角度的基于时间的资源 ;5级标量流水线 哈佛结构，独立指令缓存和数据缓存 1个JTAG口 Trace FIFO 多个定时器 一个内存管理单元(MMU) 辅助处理器管理控制器(APU) 分为通用寄存器，专用寄存器，机器状态寄存器，专用寄存器，芯片控制寄存器，基时寄存器 CoreConnect总线;PowerPC寄存器表;5级标量流水线：取指、译码、执行、写回、加载写回 指令分类： 数学运算 逻辑运算 比较 跳转 中断指令;CoreConnect总线，以软IP方式实现 100MHz~133MHz的64位总线 LMB和OPB总线，分别用来连接高速和低速外设 PLB是高带宽总线，64位数据总线宽度，分离地址、读写数据总线 器件控制寄存器总线，对外设器件寄存器访问;嵌入在EDK环境中的外设 I/O设备 中断控制器设备 定时器 外部存储器控制器 以太网 串口;嵌入在EDK环境中的外设 I/O设备 中断控制器设备 定时器 外部存储器控制器 以太网 串口;32位OPB总线外设，每位都可动态配置为I/O 两个通道，通过IPIF模块与OPB总线相连 寄存器：32bit/16bit/8bit方式访问，寄存器是字边界的(末尾地址2’b00);GPIO实现(软件驱动);嵌入式系统总线连接(MicroBlaze);嵌入式系统系统结构(MicroBlaze);嵌入式系统总线连接(PowerPC);嵌入式系统结构(PowerPC);Xilinx嵌入式开发工具集;Xilinx嵌入式开发流程;X