60进制计数器的设计讲述.docx

60进制计加法数器的设计 姓 名： 李学东 学 号： 班 级： 机电156 一．概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 ??? 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.计数器设计目的 每隔1s，计数器增1；能以数字形式显示时间。 熟练掌握计数器的各个部分的结构。 计数器间的级联。 不同芯片也可实现六十进制。 2.计数器设计组成 用两个74ls192芯片和一个与非门实现。 当定时器递增到59时，定时器会自动返回到00显示，然后继续计时。 本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ，5V电源供给。作高位芯片与作低芯片位之间级联。 两个芯片间的级联。 二．六十进制计数器设计描述 1.设计的思路 芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1 时无论时钟脉冲状态如何，直接完成清零功能。RD=0，LD=0 时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。 十进制可逆计数器74LS192引脚图管脚及功能表 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示： 图5-4? 74LS192的引脚排列及逻辑符号 ?????????????? （a）引脚排列?????????????????????? (b) 逻辑符号 图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，????????? 为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。 ????????????? 输入???? 输出MRP3P2P1P0Q3Q2Q1Q0?1?×?×?×××××0000?0?0?×?×dcbadcba?0?1??1××××??? 加计数?0?1?1?××××??? 减计数 利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。 如下图： 2.设计的实现 两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS90连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。高位接成了六进制计数器。当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。 方案的实现： 使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。此电路可以作为简易数字时钟的分钟显示。下图为60进制计数器的总体框图。 三．六十进制计数器的设计与仿真 1.基本电路分析设计 十进制计数器（个位）电路本电路采用74LS160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。 功能表如下； 表1 十进制计数器功能表 CPRD`LD`EPET工作状态×0××置零 ↑10××预置数×1101保持×11×0保持↑1111计数连接方式如下图： 图2 十进制计数器（个位） 十进制计数器（十位）电路 图3 十进制计数器（十位） 时钟脉冲电路 图4 时钟脉冲电路 置数电路 进位电