EDA实验1-4讲述.docx

本科实验报告 课程名称： CPLD/FPGA应用设计 实验项目： 1位全加器 2位10进制计数器 显示译码器 4位加法计数器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日  本科实验报告 课程名称： CPLD/FPGA应用设计 实验项目： 1位全加器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日  实验一 1位全加器 一、实验目的 1、熟悉ispDesignEXPERT System、Quartus原理图设计流程的全过程。 2、学习简单组合电路的设计方法、输入步骤。 3、学习层次化设计步骤。 4、学习EDA设计的仿真和硬件测试方法。 二、实验原理 1位全加器可以由图1那样用两个半加器及一个或门连接而成，因此需要首先完成图2所示的半加器设计。 要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连接完成原理图设计。 图1 - 全加器原理图 图2 - 半加器原理图 三、实验任务 1、用原理图输入方法设计半加器电路。 2、对半加器电路进行仿真分析、引脚锁定、硬件测试。 3、建立顶层原理图电路。 4、对全加器电路进行仿真分析、引脚锁定、硬件测试 四、实验步骤 1、建立设计工程 打开QuartusⅡ6.0软件，新建项目，选择file—new project wizard命令，指定工程的工作目录，工程名及顶层实体名，并选择FPGA器件EP1C12Q240C8。 2、原理图源文件输入： a、新建原理图输入源文件 选择file—new命令，在【New】对话框中选择Design Files—Block Diagram/Schematic File原理图文件输入。 b、添加元器件符号 在绘图区双击鼠标左键，即弹出添加符号元件的窗口 c、添加输入、输出符号 d、连线及连线命名、标记输入、输出，并保存已完成的设计 3、功能和时序仿真 a、建立矢量波形文件。选择file—new命令，在“New”对话框中选Other Files—Vector Waveform File. b、在矢量波形文件中加入输入输出节点，并编辑波形文件 c、进行功能仿真和时序仿真设置，之后点击菜单项 Processing-Generate Functional Simulation Netlist，产生功能仿真所需的网表，完成后启动仿真器，processing—start simulation进行功能、时序仿真 4、硬件测试 首先进行引脚分配，选择菜单中的assignments—pins,进入引脚分配。 检测引脚分配是否合法，processing—start—start I/O Assignment Analylist命令，之后进行全局编译，下载。下载完成后在硬件上连接电路测试。 五、实验结果 1、半加器设计 1.1 - 半加器原理图输入 1.2 – 半加器功能仿真 1.3 – 半加器引脚锁定 1.4 – 半加器编程下载 2、全加器设计 2.1 - 全加器原理图输入 2.2 – 全加器功能仿真 2.3 – 全加器引脚锁定 六、思考题 用设计好的全加器，实现四位串行加法器的设计，并给出波形仿真图及加法器的延时情况。 1、原理图文件 2、波形仿真 七、实验感想  本科实验报告 课程名称： CPLD/FPGA应用设计 实验项目： 2位10进制计数器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日  实验二 2位十进制计数器 一、实验目的 1、熟悉Quartus II的原理图设计流程全过程。 2、学习简单时序电路的设计方法。 3、学习EDA设计的时序仿真和硬件测试方法。 二、实验原理 2位十进制计数器参考原理图如图1所示，也可以采用其他元器件实现。 三、实验任务 1、设计2位十进制计数器电路。 2、在EDA环境中输入原理图。 3、对计数器进行仿真分析、引脚锁定、硬件测试。 四、实验步骤 1、设计电路原理