2013广州大学EDA实验指导书解析.doc

实验指导（2013稿） 广州大学物理与电子工程学院电子系编 目录  TOC \o 1-3 \h \z \u  HYPERLINK \l _Toc413308543 实验1、2选1多路选择器的VerilogHDL设计  PAGEREF _Toc413308543 \h 2  HYPERLINK \l _Toc413308544 实验2、设计含异步清零和同步时钟使能的加法计数器  PAGEREF _Toc413308544 \h 3  HYPERLINK \l _Toc413308545 实验3、1位全加器原理图输入设计  PAGEREF _Toc413308545 \h 4  HYPERLINK \l _Toc413308546 实验4、7段数码显示译码器设计  PAGEREF _Toc413308546 \h 5  HYPERLINK \l _Toc413308547 实验5、数控分频器的VerilogHDL设计  PAGEREF _Toc413308547 \h 7  HYPERLINK \l _Toc413308548 实验6、2位十进制频率计??理图输入设计法  PAGEREF _Toc413308548 \h 7  HYPERLINK \l _Toc413308549 实验7、ADC0809的采样控制电路的实现  PAGEREF _Toc413308549 \h 10  HYPERLINK \l _Toc413308550 实验8、正弦信号发生器设计  PAGEREF _Toc413308550 \h 11  HYPERLINK \l _Toc413308551 实验9、用流水线技术设计高速数字相关器  PAGEREF _Toc413308551 \h 12  HYPERLINK \l _Toc413308552 实验10、循环冗余（CRC）模块设计  PAGEREF _Toc413308552 \h 14  HYPERLINK \l _Toc413308553 实验11、 数字钟  PAGEREF _Toc413308553 \h 15  HYPERLINK \l _Toc413308554 实验12、用直接数字合成器（DDS）实现正弦波形发生器设计  PAGEREF _Toc413308554 \h 16  实验1、2选1多路选择器的VerilogHDL设计 一、实验目的： 熟悉QuartusII的VerilogHDL文本设计流程全过程； 学习简单组合电路的设计、仿真和硬件测试。 二、实验步骤： 1、按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。参考程序：见《EDA技术实用教程—VerilogHDL版（第四版）》例3-1。（教材（第五版）无该程序，可自行编写） 若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键1作为控制端s； a和b分别接clock5、clock0，输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz。最后进行编译、下载和硬件测试实验。 图1-1 2选1多路选择器的引脚锁定窗 三、实验报告： 详细叙述2选1多路选择器实验过程； 给出2选1多路选择器仿真波形图及其分析报告。 实验2、设计含异步清零和同步时钟使能的加法计数器 一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。 二、实验原理和实验步骤： 图2-1含异步清0和同步时钟使能的4位加法器 1.实验原理：图2-1是一含计数使能、异步复位的4位加法计数器，书中例3-15是其VerilogHDL描述。由图2-1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3：0]是4位数据输入端。当ENA为‘1’时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为‘0’时保持上一次的输出。 2.实验步骤： （1）按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，在QuartusII上对例3-15（第四版）（第五版p124例5-15）进行编辑、编译、综合、适配、仿真。说明例2-1各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形