MPC8641D 开发笔记的.docVIP

一、前言 不得不承认，要从多年的DSP开发转向PPC的开发似乎这个角度有点大。以前习惯了的数字信号处理、数据采集之类的在这里似乎消声匿迹了。但是从长 远来看用PPC来进行数字信号处理似乎是个潮流和方向。就MPC8641D的浮点计算能力来看几乎是TMS320C6416定点处理能力的10倍。用 PPC+FPGA的信号处理构架正悄然兴起。陌生归陌生，但是单纯的从硬件开发的角度来说，难度也不是很大，虽然我从未接触过PowerPC的开发。赶鸭 子上架，没办法一点一点积累吧。要在段时间按内将硬件搞定，必须速读文档资料。当然最好不要去拜读中国人自己写的那些，那是浪费时间。 二、片上底层 最为简单的当然是分成两部分来架空这款CPU，第一就是e6000核，其二就是片上外围。 我想不管什么公司的牛X CPU芯片，他总是带有标准的工业接口和一些标准协议接口。外围接口嘛，不就是把数据倒腾进去，然后倒腾出来吗。当然也会加一些控制功能模块，比如看门狗 啊、定时器、中断管理器、DMA管理器等等比较通用的模块。各种类型的CPU不同之处就在于CPU,片上总线形式，片上外围大同小异。飞思卡尔公司芯片当 然也不会例外，不然他产品卖给谁呢？ 1. IIC接口 ： 两线接口，SCA/SDA，用于设备之间的数据交换。比如微控制器、实时时钟、A/D转换器、LCD。 2. UART：MPC8641D包含两个异步串行收发器，四线： TXD,RXD,CTS,RTS，包含16比特FIFO。每个UART都由MPX提供时钟。 软件可编程波特率产生器，由Platform 时钟除以1～(2**16-1).起始位、停止位和奇偶校验位。与PC16450兼容。 3. MPX层次模块（MCM) 4. DDR 控制器 支持2个完全可编程DDR SDRAM控制器，支持绝大部分的JEDEC存储器。 5.可编程中断控制器(PIC) 12个外部中断源： IRQ[0:11]; 内部中断源： PIC自身产生的中断：全局定时器A,B；内部处理器中断（IPI)、消息寄存器、共享消息寄存器 3中可编程中断输出：外部中断int0、int1.任何PIC中断源能够编程产生INT0、int1中断请求；紧急中断cint0、cint1；IRQ_OUT 支持两个处理器：中断能够路由到处理器核0和1 处理器核初始化控制 处理器硬件复位控制 可编程PIC复位 支持外围中断控制器链接，类似于8259中断控制器。 旁路模式(PIC 禁止） 二、LCB功能介绍 LBC允许以不同的时序要求与不同的存储器实现对口连接。 . SDRAM 机制为与SDRAM接口提供接口，采用Bank插入，背靠背页模式获得高性能数据传输。内部PLL为总线生成时钟。 . GPCM为简单，低性能存储器以及地址映射设备提供接口。本身不支持突发传输导致了其较低的性能，由于这个原因，CPCM控制器通常 用于上电引导与低性能存储器外围接口。 .UPM支持刷新定时器，外围总线地址复用，可编程控制信号（行地址，列地址，地址选通等） 的产生，这使得可用用最少的逻辑胶合与DRAM，突发SRAM，以及大多数的外围进行接口。控制器定义了如何在读，写，突发读，突发写过程中对外围信号的 控制。刷新定时器用于用户自定义刷新行为。 任何存储器片选信号都能够分配到三种类型存储器中的任何一种类型，通过BANK的基地址寄存器选择位的设定BRn[MSEL]. 如果BANK匹配出现，响应的的机制（GPCM,SDRAM,UPM)将会占据外围信号的控制权直到数据传输结束。 12.4.1 基本结构 以下的章节对LBC的基本架构进行描述。 12.4.1.1 地址以及地址空间校验 当响应的地址屏蔽写到ORn寄存器中的时候， 定义的基地址写到BRn寄存器当中。每当有局部总线访问要求是，内部转换地址就与每个BANK进行比较。通过比较地址的搞19位地址线，地址被译码。如果在相应的BANK的存储器控制器中发现匹配的地址，那么在BRn和ORn 中定义的属性被用于控制存储器访问。如果在多于一个的bank中都得到匹配，那么最低数字编码的bank将会掌控存储器访问。 12.4.1.2 外部地址锁存使能型号LALE 局部总线是地址和数据总线的复用形式出现的，因此，LBC必须在地址和数据相位进行区分。LALE信号为高电平的时候表征的是在LAD[31:0]上出现的是地址信号。当LALE为低电平的时候表征总线是个双向的数据信号。 任何地址相位都会初始化LALE为高电平，可以通过编程设置他们之间的提前量为1～4个总线时钟周期。 为保证外围地址锁存有足够的保持时间，LALE要比数据线要先变化到低电平。默认情况下，LALE提前2个Platform Clock周期。比如，如果LBC运行在666mhz，那么一个额外的地址保