4位同步二进的制加法计数器.docVIP

4位同步二进制加法计数器 一、实验目的 1、熟悉在EDA平台上进行数字电路集成设计的整个流程。 2、掌握Max+PlusⅡ软件环境下简单的图形、VHDL文本等输入设计方法。 3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。 4、掌握利用Max+PlusⅡ的波形仿真工具验证设计的过程。 5、学习使用JTAG接口下载逻辑电路到可编程芯片，并能调试到芯片正常工作为止。 二、实验设备 １．软件 操作系统：Windows 2000 EDA软件：MAX+plus II 10.2 ２．硬件 EDA实验箱：革新EDAPRO/240H 三、实验原理 1.设计分析 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. 2.VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity cnt4e is port(clk,clr:in std_logic; cout:out std_logic; q:buffer integer range 0 to 15); end cnt4e; architecture one of cnt4e is begin process(clk,clr) begin if clkevent and clk=1then if clr=1then if q=15 then q=0; cout=0; elsif q=14 then q=q+1; cout=1; else q=q+1; end if; else q=0; cout=0; end if; end if; end process; end one; 四、实验步骤 1: VHDL文本编辑 在MAX+PLUS集成环境下，执行“file”-“new”命令，弹出编辑文件类型的对话框，选择”text editor file”后单击“ok”按钮。 先采用VHDL文本输入设计法实现4位同步二进制加法计数器的数字逻辑电路,并将文件cnt4e.vhd保存在创建的目录下。 再生成工程。 2. 编译设计图形文件 执行“MAX+plus”-“Compiler”命令，对“cnt4e.vhd”设计文件进行编译，进而实现译4位同步二进制加法计数器的数字逻辑电路， 生成元件符号，再在顶层原理图文件中调用该元件符号。如下图所示： 说明：其中clr是复位信号，clk是时钟信号，上升沿是有效边沿。co是进位输出信号，cnt[3..0]是4位二进制输出信号 3.功能仿真 (1)建立波形 执行“File”?“New”命令，弹出编辑文件类型对话框，选择“wavefrom editor file”后按“OK”。 (2)导入输入输出端 执行”node”-”nodes from snf “弹出”enter nodes from snf “对话框, 选择“list-”=” 后按“OK”。 (3)设置波形参数 (4)设定仿真时间宽度 (5)运行仿真器 先进行保存，执行MAX+plus II 选项中的仿真器”Simulator”命令，仿真波形如图 4.引脚锁定 (1)执行“Assign”--“Device…”命令，选择下载芯片型号。在“Device Family”中选择“ACEX1K”，在Device列表中选择“EP1K30QC208-3”芯片型号。 (2)执行“assign”-“pin\location\chip”命令，在对话框中的“node name”栏中输入各个端口名; 在“pin”栏中，输入相应的引脚编号。 根据功能模块结构及引脚定义对照表，对输入输出端口进行引脚锁定： 用空的IO口(MBIO_XXX)来锁定时钟信号clk，并用导线连接到实验箱上的频率组模块上的21脚 (具体频率选择可以参考本手册第3页频率组及对应频率表)； 8位数字开关组(A)的SW1接复位信号clr； 红色信号指示灯L5接进位输出信号co； 红色信号指示灯L4-L1分别接cnt3、cnt2、cnt1、cnt0。 (3)在引脚锁定后，再对文件编译一次，并将引脚信息编入编程下载文件中。 5.时序仿真 执行MAX+plus II –”Simulator”命令。 6.编程下载、硬件调试 （1）编程下载 Altera Byte