智能变电站技术——修改版.ppt

* 连接方式——TMU模式 采集电磁式互感器的二次电流电压，将模拟量转换为数字量后，以IEC61850-9-2的帧结构将电流、电压信号合并处理传输给间隔层设备 * * 根据合并单元的功能，可分为4个模块（见图5-1）：基于现场可编程门阵列技术的数据还原模块，基于数字信号处理技术的数据处理模块，基于IEC 61850-9标准的数据输出模块，时间同步模块。另外，考虑到传统变电站改造面临的成本问题，在一段时间内合并单元还应具备与传统TV、TA接口的模数转换模块。 * 现场可编程门阵列式20世纪80年代中期出现的高密度可编程逻辑器件，它以编程方式、集成度高、速度快、价格低等特点受到广大电子设计人员的青睐。同以往的PAL，GAL比较，FPGA的规模比较大，适合于时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。因此，FPGA实际上就是一个子系统部件。用FPGA设计的电路完全由硬件实现，所以它的12路数字输入处理部分工作速度非常快，可以从容地处理高速下的各个采样数据。另外，FPGA还可以方便、灵活地实现逻辑结构修改，不需要修改硬件电路。 数据还原模块主要由解码校验模块、数据排序模块组成，模块框图如图5-2所示。 1、解码校验模块。 解码校验模块主要实现高压侧传送数据的解码和循环冗余校验。 IEC 60044-8并未规定电子式互感器数据采集系统与合并单元之间的数据传输所采用的格式。因此，合并单元与电子式互感器数据采集系统之间的协议一般由合并单元厂商和电子式互感器厂商协商确定。 合并单元由电子式互感器高压获得数据，由于在高压侧电磁环境恶劣，为保证数据的正确性，需要加入差错控制码，使一个不可靠的通信链路变成可靠的链路。CRC的基本思想是利用线性编码理论，在发送端根据要传送的k位二进制序列，以一定的规则产生一个校验用的监督码（即CRC码）r位，并附在信息后面，构成一个新的二进制码序列数共（k+r）位，最后发出去。在接收端，根据信息码与CRC码之间所遵循的规则进行校验，以确定传送中是否出错。实现CRC的方法很多，设计中可考虑采用长除算法。长除算法可以表示成由一些异或门和移位器组成的除法电路，利用FPGA实现比较方便和快捷。FPGA可以实现合并单元同时对12路数据进行CRC，当某路数据CRC不正确时，合并单元仍应保留此路数据并告知二次设备此数据无效。 2、数据排序模块 利用FPGA能够实现合并单元同时对12路数据进行接收和校验，但实际上由于各路通道数据相互独立，其数据信息到达合并单元的时间各不相同，且前后关系也不固定，所以在将12路数据传输给数据处理模块前，需要利用FPGA中的先进先出（FIFO）队列对此12路数据进行正确排序，即在第k-1路数据（2≤k＜12）写入FIFO后，才写入第k路数据，这样从FIFO输出的数据将是按照第1,2，…,12路正确排序。 当合并单元与电子互感器之间的光纤传输出现故障或是由于其他原因导致某路数据无法正常传输给合并单元时，如不采取措施，可能会出现因长期等待该路数据，而影响数据的正常排序和及时发送的情况。可通过设置最长等待时间t解决这种特殊的问题：当合并单元等待时间大于t时，如果没有收到有效的数据信息，则认为此路数据通信出现故障，在FIFO中对应此路数据应该立即输入上一次的数值，并通过状态信息位告知二次设备此路通道发生故障（为防止保护误动，这一点非常重要），准备下一路数据进入FIFO模块。 * 合并单元接收的数据经过基于FPGA的数据还原模块完成高速数据的接收还原后，送入数据处理模块中完成一系列复杂协议的处理。在数据处理模块中，数据将首先被打上时标，之后会按照一定的形式在存储器中组织存放，最后根据标准的要求对其进行预处理。 * 在实现时，针对物理层与数据链路层的特性，有两种具体的技术方案：①IEC 60044-8中描述的通信方式，将采样数据按照 IEC 60870-5-1（远动设备及系统传输帧格式）规定的FT3数据帧格式封装，实现数据传输；②采用IEC 61850-9描述的以太网接入方式，将采样数据按照ISO/IEC 8802.3协议规定的帧格式进行数据封装，实现数据传输。 由于以太网具有良好的开放性、稳定性、易维护性、便于实现互连和互操作等特点，因此目前合并单元与二次设备之间的数据通信模块，多采用基于IEC 61850的以太网通信技术。 * 1、数据块1的具体内容见表5-2，其中： （1）数据集长度。长度字段包括后续数据集的长度。长度用8位字节给出，按无标题（长度和数据群）数据集的长度计算。标准长度是62（十进制）。 （2）逻辑节点名（LNName）。标准定义的值为02。 （3）数据集名（DataSetName)。DataSetName是识别数据集结构的一个独定数，即数据通道分配。其允许值为