二位全减器VHDL设计.docxVIP

半减器原理 两个二进制数相减叫做半减，实现半减操作的电路称为半减器，表2为半减器的真值表。A为被减数，B为减数，S表示半减差，C表示向高位借位。 ABSC0000011110101100 从二进制数减法的角度看，真值表中只考虑了两个减数本身，没有考虑低位来的借位，这就是半减器的由来。 S= A xor B C=(NOT A) and B 全减器真值表 根据一位二进制全减器的工作原理，可得其真值表为（如下：cin表示低位向本位借位。cout表示本位向高位借位) ainbincincoutsum0000000111010110111010001101001100011111由EDA教程中全加器的顶层设计描述及半加器调用可类比到全减器的设计，可由先对半减器进行描述，然后进行两次调用。半减器的工作时的逻辑表达式为：so=a XOR b ； co=(NOT a)AND b 全减器原理 全减器能减数、被减数和低位来的借位信号相减，并根据求减结果给出该位的借位信号。表4为全减器的真值表。Ai表示被减数Bi表示减数Ci-1表示相邻低位来的借位数，Si表示本为和差，Ci表示向相邻高位的借位数。 AiBiCi-1SiCi0000000111010110110110010101001100011111 表4 二位全减器： 四、实验程序（程序来源：EDA技术实验教程） LIBRARY IEEE ; ——或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS //可以试试不用或门定义试试 BEGIN c = a OR b ; END ARCHITECTURE one; ////////////////////////////////////////////////////////////////// LIBRARY IEEE; ——半减器描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_suber; ARCHITECTURE fh1 OF h_suber is BEGIN so = a xor b ; co = (not a )AND b ; END ARCHITECTURE fh1; //////////////////////////////////////////////////////////////////// LIBRARY IEEE; ——1位二进制全减器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_suber IS PORT (ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC ); END ENTITY f_suber; ARCHITECTURE fd1 OF f_suber IS COMPONENT h_suber ——调用半减器声明语句 PORT ( a,b : IN STD_LOGIC; co,so : OUT STD_LOGIC); END COMPONENT ; COMPONENT or2a ——调用或门声明语句 PORT (a,b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT; SIGNAL d,e,f : STD_LOGIC; ——定义3个信号作为内部的连接线 BEGIN u1 : h_suber PORT MAP(a=ain,b=bin,