第4章第2讲动态存储器和教学计算机存储器设计.pptVIP

第三单元 层次存储器系统 第二讲 动态存储器和教学计算机存储器设计 刘卫东 liuwd@tsinghua.edu.cn 内容提要 有关大实验的说明 动态存储器 教学计算机存储器设计 关于大实验检查 请各组抓紧时间，完成大实验设计和调试。 15周(12月15日至19日)进行并完成最终检查。请同学们按组准备好以下材料： 调试完成的教学计算机 检查方案：供检查设计的汇编语言程序以及预期结果（包含扩展指令） 设计文档 最终检查时间、地点请各班科代表在14周与我们确定。 16周，请各班选出一组，在课堂上和大家交流 大实验提交文档列表 指令系统设计文档 指令系统列表 设计说明； 运算器设计文档 线路逻辑图 设计说明 有关GAL芯片的逻辑表达式 控制器设计文档（包括组合逻辑和微程序） 线路逻辑图 指令执行流程图 指令执行流程表 有关GAL、MACH芯片的逻辑表达式 内存储器、总线、接口等部分设计文档 线路逻辑图 设计说明 软件设计文档 对监控程序、交叉汇编程序修改的文档和源程序 组装、调试过程中遇到的问题和相应的解决办法 项目完成后的心得体会、有关建议和意见 大实验评分标准 完成基本要求，起评分数为80分，视情况酌情增减。 监控程序运行正确（微程序和组合逻辑） 扩展指令能正常运行 提供的实验报告完整，规范 有创新和特色，可有加分因素。 修改了监控，能完成对扩展指令的汇编 修改交叉汇编 其他 你们认为有特点的地方，可以陈述 总评成绩=40%*考试成绩+50%*大实验成绩+10%*作业成绩 若考试成绩低于特定值，则无论实验成绩如何，均为不及格 层次存储器系统　　　　　　 选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度　容量　成本方面的优势，从而达到最优性能价格比，以满足使用要求。 例如，用容量更小但速度最快的 SRAM芯片组成 CACHE，容量较大速度适中的 DRAM芯片组成 MAIN MEMORY，用容量特大但速度极慢的磁盘设备构成 VIRTUAL MEMORY。 程序的局部性原理 程序在一定的时间段内通常只访问较小的地址空间 两种局部性： 时间局部性 空间局部性 现代计算机的层次存储器系统 利用程序的局部性原理: 以最低廉的价格提供尽可能大的存储空间 以最快速的技术实现高速存储访问 SRAM典型时序 动态存储器的存储原理 动态存储器，是用金属氧化物半导体（MOS）的单个MOS管来存储一个二进制位（bit）信息的。信息被存储在MOS管T的源极的寄生电容CS中，例如，用CS中存储有电荷表示1，无电荷表示0。 DRAM 写时序 DRAM 写访问开始于: RAS_L信号有效 两种写方式: WE_L信号早和晚于 CAS_L信号有效 DRAM 读时序 DRAM 读访问开始于: RAS_L信号有效 两种读方式: OE-L早于或晚于 CAS_L有效 静态和动态存储器芯片特性 SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低 主存储器的多体结构 为了提高计算机系统的工作效率，需 要提高主存储器的读写速度。为此可以实 现多个能够独立地执行读写的主存储器体， 以便提高多个存储体之间并行读写的能力。 多体结构同时适用于静态和动态的存储器。 考虑到程序运行的局部性原理，多个存储 体应按低位地址交叉编址的方式加以组织。 类似的也可按一体多字的方式设计存储器。 小结: 程序的局部性原理: 时间局部性：最近被访问过的程序和数据很可能再次被访问 空间局部性：CPU很可能访问最近被访问过的地址单元附近的地址单元。 利用程序的局部性原理： 使用尽可能大容量的廉价、低速存储器存放程序和数据。 使用高速存储器来满足CPU对速度的要求。 DRAM 速度慢，但容量大，价格低 可用于实现大容量的主存储器系统。 SRAM 速度快，但容量小，价格高 用于实现高速缓冲存储器Cache。 小结 设计主存储器 确定最大寻址空间 确定字