第2章静态时序分析的基础知识.PDF

第2 章 静态时序分析的基础知识 随着芯片尺寸的减小和集成度密集化的增强、电路设计复杂度的增加、电路性能要求的 提高等，每一个新的变化都对芯片内的时序分析提出了更高的要求。静态时序分析是大规模 集成电路设计中非常重要的一个方面，熟练掌握静态时序分析需要从掌握最基本的时序分析 概念开始。 2.1　逻辑门单元 逻辑门单元是实现基本逻辑运算和复合逻辑运算的单元电路。逻辑门单元分为组合逻辑 门单元和时序逻辑门单元两种。CMOS 工艺下，数字电路逻辑门单元主要由 PMOS 和 NMOS 晶体管构成。反相器逻辑门单元如图 2-1 所示。 反相器逻辑门的逻辑功能是根据输入数据的逻辑电平进行逻辑取反的求值运算，并通过 输出导出求值结果。其输出结果有两个状态：高电平和低电平，分别对应数字逻辑的 1 和 0 。 时序分析中逻辑门延时和信号线延时这两个参数值组成的阶段延时（stage delay）是时序 分析中计算延时的主要组成部分，如图 2-2 所示。 PMOS A Z A Y A Y 　　　　　 NMOS A Z 　　 图 2-1　反相器逻辑门单元　　　　　　　　　　　 图 2-2　阶段延时组成 逻辑门延时定义为逻辑单元自身逻辑求值的时间。不同的逻辑门单元对应不同的逻辑门 延时，那么反相器逻辑门单元自身的求值时间就对应该反相器的逻辑门延时。信号线延时的定 义为：逻辑信号从逻辑门单元的输出端口开始在互连线上传播到下一级逻辑输入端口的延时。 10　集成电路静态时序分析与建模 2.2　门单元的时序计算参数 静态时序分析中，需要通过提取逻辑门单元相关的时序参数的数值来验证设计在时序上 的正确性。组合逻辑门单元相关的时序参数主要包括信号转换延时和逻辑门延时。 1. 信号转换延时（transition delay ） 输入端口或者输出端口的信号电平由高电平转换成低电平，或者由低电平转换成高电平 所需要的时间即为信号转换延时。 信号由低电平到高电平的信号转换延时如图 2-3 所示。 如图 2-3 所示 ，信号的有效高低电平值通过定义逻辑 1 阈值电压 V 和逻辑 0 阈值电压 th2 V 来界定。当信号电压值大于逻辑 1 阈值电压 th1 V dd V 时，其信号为高电平有效。同样，当信号电 th2 V H V V 压值小于逻辑 0 阈值电压 th1 时，其信号为低 th2 电平有效。 V 静态时序分析中，时序信息文件中通过以下 th1 V L 4 个设置来定义信号转换延时的计算参数属性。