《数字电子技术基础第二版》8.6半导体存储器与可编程逻辑器件.pptVIP

8.6 现场可编程门阵列FPGA 上页 下页 后退 模拟电子 数字电子技术基础 上页 下页 返回 (1) 是一种现场可编程逻辑器。 (2) 内含大量的逻辑块。逻辑块排成阵列，通过丰富的可编程连线资源互相连接，再通过输入-输出模块与芯片的引脚连接，可以灵活地组成一些复杂的数字系统。 8.6.1 FPGA简介 (3) 若干逻辑块的串联使用，使实际的传输延迟时间 一般比HDPLD长且不固定。给设计工作带来一定的困难，也限制了数字系统的速度。 (4) 一旦断电，就会丢失所有的逻辑功能，每次上电，需要重新加载。 8.6.2 FPGA 的基本结构图 Virtex-4系列FPGA 的基本结构图 主要包括CLB、IOB、BRAM和可编程布线PR资源 (图中未画出) 其中: CLB是FPGA中基本的逻辑单元，CLB阵列完成用户指定的逻辑功能； IOB位于芯片四周，为内部逻辑阵列与外部引脚之间提供了一个可编程接口。 PR位于CLB之间，在FPGA 内部占了很大硅片面积，编程后形成连线网络，用于为FPGA 各逻辑单元提供灵活可配的连接。 除了上述基本模块以外，新的FPGA 还有很多其它的功能单元，例如数字时钟管理器DCM（Digital Clock Manager）和乘法器（Multiplier）等。 如果把要实现逻辑函数的真值表事先存入这个RAM中，通过查表就可以方便地实现逻辑函数。 ⒈ 查找表LUT FPGA中的组合逻辑函数是用查找表LUT实现的。 一个LUT本质上就是一个RAM，一个4输入的LUT可以看成一个有4位地址线的RAM。 LUT具有和逻辑电路相同的功能，且具有更快的执行速度和更大的规模。 例如，要使用LUT实现一个4输入与门电路，只需把与门真值表写入4输入的LUT，就相当于实现了与门电路的逻辑功能。 2. 可配置逻辑块CLB CLB结构图 每个CLB都包含一个可配置开关矩阵，此矩阵可以对其进行配置使CLB不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM等。 右边两个Slice是SLICEL，它们只有组合逻辑资源。左边两个Slice是SLICEM，它们包含组合逻辑、分布式RAM和移位寄存器资源。 SLICEL 的简化结构 Slice是Xilinx公司定义的基本逻辑单位 D触发器 组成: LUT 进位和控制逻辑 一个4输入LUT 可以实现4输入函数，加上一个旁路输入BX或BY可以实现5变量逻辑函数；时序逻辑可配置为D触发器或锁存器。 3. 输入输出模块IOB 输入输出模块IOB是FPGA 的主要组成部分之一，作用是为FPGA提供内部资源与外围电路之间的接口，提供输入缓冲、输出驱动、接口电平转换、阻抗匹配、延迟控制等功能。 Virtex-4 的IOB以tile 为单位，一个tile 包含两个IOB 、两个ILOGIC /ISERDES 单元和两个OLOGIC/OSERDES 单元。 Virtex-4内I/O Tile示意图 IOB 内部主要由IO buffer 和PAD（焊盘，由金属焊点和静电防护二级管组成）组成 。 IOB内部结构图 ILOGIC 的内部结构图 OLOGIC内部简化结构图 包含6 个结构相同触发器， TFF1~ TFF3 用于三态控制，OFF1~OFF3 用于数据输出。 IOB 中，每个ILOGIC/ISERDES 单元都可以配置为ILOGIC 或ISERDES，配置为ILOGIC 时，可以作为常见的输入逻辑单元或作为DDR 接口的输入端；配置为ISERDES 时，可以完成1-6 的串并转换，两个ISERDES 单元相连可以完成1-10 的串并转换。 4. 嵌入式块RAM（BRAM） BRAM 是真正的双口RAM 结构，有两套读写数据、地址和控制总线，共享同一组存储单元。两套总线的操作是完全独立的。 目前的FPGA一般都有内嵌的BRAM，这大大拓展了FPGA的应用范围和灵活性。 Virtex-4 的BlockRAM 具有FIFO 专用逻辑，因此实现FIFO 时将不需要额外的CLB 资源，也不需要设计者自行设计FIFO逻辑控制电路，对BRAM 进行配置即可。 BRAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。 5. 可编程布线资源PR FPGA芯片内部有着丰富的布线资源PR，通过编程可以连通FPGA内部的所有单元。 第四类是分布式的布线，用于专有时钟、复位等控制信号线。 根据工艺、长度、宽度和分布位置的不同，PR可以划分为４类： 第一类是全局布线，通常用来连接芯片内部全局时钟和全局清零/置位信号； 第二类是长线，用以连接芯片Bank间的高速信号和第二全局时钟信号； 第三类是短线，用于