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7.3 锁相环路 7.3 锁相环路 7.3.1 锁相环路基本原理 7.3.2 锁相环路的数学模型 7.3.2 锁相环路的数学模型 7.3.3 锁相环路的捕捉与跟踪 EXIT EXIT 7.3 锁相环路 高频电子线路 可以锁定相位，可以消除频率误差 主要要求： 掌握PLL的基本组成和工作原理 了解PLL的数学模型 了解PLL的捕捉与跟踪 了解PLL的应用 了解集成PLL 一. 锁相环路基本组成 鉴相器（PD）：用以比较ui、 uo相位， 输出反映相位误差 的电压uD(t) 环路滤波器： 用以滤除误差信号中的高频分量和噪声， 提高系统稳定性。 VCO： 在uC(t)控制下输出相应频率 fo 二、 两个正弦信号的频率和相位之间的关系 三、 锁相环路的基本工作原理 若wi ≠wo，则ui(t)和uo(t)之间产生相位变化 → uD(t) ，与瞬时误差相位成正比→uc(t)，滤除了高频分量和噪声→ wo ，去接近wi 最终使 wi = wo ，相位误差为常数，环路锁定，这时的相位误差称为剩余相位误差或稳态相位误差。 一. 鉴相器的相位模型 设 设 其相位可改写为 则 设鉴相器具有正弦鉴相特性， 一. 鉴相器的相位模型 二. 压控振荡器的相位模型 将 的倒数表示，则 二. 压控振荡器的相位模型 三. 环路滤波器的电路模型 常用 例图b电路：可写出传递函数为 三. 环路滤波器的电路模型 四. PLL的相位模型和基本方程 PLL基本方程 的含义？ PLL基本方程 的含义？ PLL基本方程 的含义？ 捕捉过程：失锁 ? 锁定 跟踪过程：锁定 ? 维持锁定 当 wi 从低频至 高频缓慢变化时 未加控制电压 (即uD(t) = 0) 时的VCO振荡频率 uD(t) O wo0 wa wi 失锁 锁 定 wb 失锁 当 wi 从高频至 底频缓慢变化时 wc 锁 定 wd 捕捉带 同步带 ?wP ?wH 通常捕捉带小于同步带 7.3.4 集成锁相环路 电路构成 模拟PLL：模拟PD LF VCO 数字PLL：全数字：数字PD LF VCO 模拟+数字：数字PD 模拟 LF VCO 用　途 通用 PLL 专用 PLL CMOS锁相环路CD4046简介 为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。 具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz 内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。 具有相位锁定状态指示 CD4046内部结构与外引脚排列 信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。 由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。 当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。 工作波形 VCO输入 高阻 VDD PDⅡ输出 v14 v3 v13 ? 锁定指示 v1 v9 PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。 PDⅡ称为鉴频鉴相器，因为： o uD(t) 鉴相区 鉴频区 鉴频区 Udm – Udm fi fo fi fo fi = fo 输出与uD(t)无关 鉴相特性 ?e(t) 2? –2? 这样可以快速锁定 可见两个PD原理不一样。通常输入信噪比以及固有频差较小时采用PD?，而输入信噪比较高或固有频差较大时，采用PDⅡ 。