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微电子学实验室 实验教程 ASIC 综合器软件—— Design Compiler 实验 2006-7 Design Compiler 实验 前言 Design Compiler （简称DC ）是 synopsys 公司的 ASIC 综合器产品，它可以完成将硬件 描述语言所做的 RTL 级描述自动转换成优化的门级网表。DC 得到全球 60 多个半导体厂商、 380 多个工艺库的支持。Synopsys 的逻辑综合工具DC 占据91%的市场份额。DC 是工业界 标准的逻辑综合工具，也是 Synopsys 最核心的产品。它使 IC 设计者在最短的时间内最佳的 利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库将输入的 VHDL 或者 Verilog 的RTL 描述自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描 述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。 本实验对 DC 软件的使用进行简单的介绍，熟悉和掌握综合器软件使用中的基本概念和 术语，了解如何对数字电路施加约束，掌握同步数字电路设计、约束和优化的方法，了解时 钟的概念，理解同步电路静态时序分析（STA）的方法和时序报告。 第 2 页，共 24 页 西安交通大学微电子学实验室 实验 1 setup 和 synthesis 流程 实验准备 有两种界面可以运行 Design Compiler： 1) 命令行界面，dc_shell-xg-t； 2) 图形用户界面(GUI)，Design Vision 。 本次实验主要运用 GUI模式。图 1.1 给出了 RTL 逻辑综合的直观概念和简要流程。 图 1.1 RTL 逻辑综合的直观概念和简要流程。 在 DC 中，总共有 8 种设计对象： 设计(Design)：一种能完成一定逻辑功能的电路。设计中可以包含下一层的子设计。 单元(Cell)：设计中包含的子设计的实例。 参考(Reference)：单元的参考对象，即单元是参考的实例。 端口(Port)：设计的基本输入输出口。 管脚(Pin)：单元的输入输出口。 连线(Net)：端口间及管脚间的互连线。 时钟(Clock)：作为时钟信号源的管脚或端口。 库(Library)：直接与工艺相关的一组单元的集合。 第 1 页，共 24 页 Design Compiler 实验 检查.synopsys_dc.setup 文件 DC 使用名为“.synopsys_dc.setup” 的启动文件，用来指定综合工具所需要的一些初始化 信息。启动时，DC 会以下述顺序搜索并装载相应目录下的启动文件： 1)、DC 的安装目录； 2) 、用户的home 目录； 3)、当前启动目录。 1. 将实验文件拷至自己的工作目录： unix% cd ~ unix% cd ~ unix% cp –r /cad/Labs/synopsys/dc/DC_1_2004.12 ./ unix% cp –r /cad/Labs/synopsys/dc/DC_1_2004.12 ./ 2. 进入 risc_design 文件夹。用文本编辑器或者文本编辑命令 vi 打开.synopsys_dc.setup 文 件。 unix% cd DC_1_2004.12/risc_design unix% cd DC_1_2004.12/risc_design unix% ls –a