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封装与测试 PACKAGING TESTING DDR3测试的挑战及解决方法 作为DDR2的继任者，DDR3具有更高的速度、更大的容量和更低的功耗。带来更高速度的同 时，DDR3对测试速度、精度和效率也提出了更高的要求。 为D D R2的继任者，根据J E D E C标 和低电压的条件下对DDR3进行测试，信号完 Advantest (Suzhou) Co., Ltd. 作准, 目前D D R3的数据速率跨度从 整性的好坏至关重要，同时也对测试设备的性 800Mbps开始直至1.6Gbps。在带给 能提出了更苛刻的要求。 用户更快性能体验的同时, DDR3却能保持较 低的功耗，相比DDR2减少约20%。虽然2008 I/O死区 年整个DRAM市场低迷，DDR3的出货量远低 信号在传播的过程中存在一定的延时。写 于原先的预期，但是随着Intel和AMD相继推 数据时，测试通道提前将数据输出，以保证其 出DDR3平台的处理器，以及移动式平台的推 在预定时刻到达芯片管脚；读数据时，测试通 广，DDR3代替DDR2成为主导将是今后的必然 道延迟触发采样信号，延迟的时间为信号传输 趋势。 延迟。在STL（Single Termination Line）连接 价格也是DDR3平台是否能早日推广的重 方式下，由于测试周期的缩短，信号传播延时 要因素之一，这也给各存储器厂商带来了不小 将变得不可忽视。在这种情况下，测试通道的 的成本压力。高效、低成本的测试方案将是关 输出与芯片的输出信号将会发生重叠，重叠的 注的重点。同时，由于速度的提高，测试平台 时间区域称为I/O Dead Band。 必须提供更高的测试频率来验证DDR3芯片的 对比DQ信号的SHMOO眼图，可以清楚看 可靠性，以及更精确的手段来进行时间参数的 到I/O Dead Band使得数据窗口的高度和宽度减 测量。 小，原本PASS的区域变成FAIL，从而造成数 据误判。 D D R 3 测 试 的挑战 不可忽视的信号抖动（jitter） 更高的工作频率 随着数据速率的提高，数据周期的宽度将 根 据 不大于1.25ns，甚至达到0.625ns。由于jitter的大 J E D E C 的 相 关 小相对与周期宽度变得不可忽视，时间参数测 标准， DDR3的 试变得更加困难。此外，jitter还会造成有效数 数 据 速 率 高 达 据窗口的缩小，造成信号的误判。因此，测试 图1. DDR3的数据速率范围 1.6G b p s。随着 设备应能提供